CN104378112A - 用于生成相位调制信号的数字时间转换器和方法 - Google Patents
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Abstract
本文一般描述用于生成相位调制信号的数字时间转换器(DTC)和方法的实施例。在一些实施例中,对振荡器信号除以2N+/-1的操作生成第一和第二分频器信号,采样第一分频器信号来提供上升边缘相关信号,采样分频器单元输出信号来提供下降边缘相关信号,并且提供第二分频器信号或第二分频器信号的延迟版本作为分频器单元输出信号。在上升边缘和下降边缘相关信号之间的选择生成边缘信号。基于第一与第二边缘信号之间的边缘内插来生成精细相位调制的输出信号。
Description
技术领域
实施例涉及数字时间转换器(DTC)和生成相位调制信号。一些实施例涉及数字传送器。一些实施例涉及无线通信。一些实施例涉及根据IEEE 802.11ac标准或3GPP LTE标准中的一个的宽带信号的通信。
背景技术
传统的数字传送器包含数字时间转换器(DTC)(它利用信号的相位信息来调制LO载波)以及数字功率放大器(DPA)(它调制相位调制LO上的幅度并且组合(重建)原始信号)。数字传送器架构的挑战之一来源于在例如WiFi 802.11ac的当前通信协议(其具有从20 MHz到160 MHz范围的信号带宽)以及3GPP LTE(它具有高达40 MHz的信号带宽)中利用的宽带信号。这些宽的带宽可要求DTC覆盖高达360度或者更多的动态范围和14位分辨率。使用大的N路复用器(MUX)和数字控制的延迟线路(DCDL)的一些传统的技术是笨重的、缓慢的、有噪声的和/或添加非线性,导致差的性能和增加的功耗。
因此存在可以提供高达360度或者更多的动态范围和14位分辨率的改进的DTC的一般需要。
附图说明
图1是根据一些实施例的数字传送器的框图;
图2是根据一些实施例的DTC的框图;
图3是根据一些实施例的图2的DTC的某些选择单元的状态图;以及
图4是根据一些实施例的移动装置的框图。
具体实施方式
下文的描述和附图充分图示具体实施例以使本领域技术人员能实践它们。其它实施例可包含结构的、逻辑的、电的、过程以及其它改变。一些实施例的部分和特征可包含在(或替代)其它实施例的那些。在权利要求中阐述的实施例包含那些权利要求的所有可用等同物。
图1是根据一些实施例的数字传送器100的框图。数字传送器100包括数字时间转换器(DTC)102,其配置为从基带处理器106接收相位数据信号107并且将提供相位调制信号103用于生成用于由一个或多个天线传送的无线信号105。如图1中图示的,数字功率放大器(P/A)104可布置成基于相位调制信号103的相位信息和来自基带处理器106的幅度控制信号109来生成无线信号105。
在一些实施例中,可对VCO信号执行除以2N+/-1的操作来生成第一和第二分频器信号,可采样第一分频器信号来提供上升边缘相关信号,可采样分频器单元输出信号来提供下降边缘相关信号,并且可提供第二分频器信号或第二分频器信号的延迟版本来作为分频器单元输出信号。在上升边缘相关信号和下降边缘相关信号之间的选择可基于控制字的第一和第二预定位以生成第一边缘信号,并且在上升边缘相关信号和下降边缘相关信号之间的选择可只基于控制字的第二预定位。可将第二选择单元的输出延迟四分之一个VCO周期来生成第二边缘信号。可基于第一与第二边缘信号之间的边缘内插来生成相位调制信号103。在一些实施例中,相位调制信号103可以是相位调制的本地振荡器(LO)信号。
在一些实施例中,数字传送器100可以是便携式无线通信装置的一部分,例如,个人数字助理(PDA)、具有无线通信能力的膝上型或便携式计算机、平板计算机、无线电话、智能电话、无线 头戴送受话器、寻呼机、即时消息传递装置、数字照相机、接入点、电视、医学装置(例如,心率监视器、血压监视器等)或可无线接收和/或传送信息的其它装置。在一些实施例中,便携式无线通信装置可包含键盘、显示器、非易失性存储器端口、多个天线、图形处理器、应用处理器、扬声器以及其它移动装置元件中的一个或多个。显示器可以是包含触摸屏的LCD屏幕。在一些实施例中,数字传送器100可以是移动通信装置的一部分并且耦合到配置用于3GPP LTE网络中的正交频分复用(OFDM)信号的传送的一个或多个天线。在以下描述的图4中图示合适的移动装置的示例。在一些实施例中,数字传送器100可以是数字极性传送器(DPTX),虽然实施例的范围在这方面没有限制。
天线可包括一个或多个定向或全向天线,例如,包含偶极天线、单极天线、贴片天线、环天线、微带天线或合适于RF信号的传送的其它类型的天线。在一些实施例中,可使用具有多个孔径的单个天线而不是两个或者更多天线。在这些实施例中,每个孔径可被认为是单独的天线。在一些多输入多输出(MIMO)实施例中,天线可有效地分离来利用可在每个天线和传送站的天线之间产生的空间分集和不同的信道特性。
图2是根据一些实施例的DTC 200的框图。DTC 200布置成基于控制字207从电压控制振荡器(VCO)信号201生成相位调制的本地振荡器(LO)信号209。DTC 200可适合于用作DTC 102(图1),虽然其它配置也可以是合适的。控制字207可被认为是相位数据信号,例如,相位数据信号107(图1)。相位调制的输出信号209可对应于相位调制信号103(图1)。
DTC 200可包括可编程分频器212来对VCO信号201执行除以(2N+/-1)的操作以生成分频器信号215和217。VCO信号201可包括VCO_p信号211和VCO_n信号213。分频器信号215和217可以在VCO信号201的频率的1/(2N+/-1)处。
DTC 200也包括重采样电路,其包括上升边缘重采样触发器220(Q-FF)(即,上升边缘重采样逻辑)和下降边缘重采样触发器226(I-FF)(即,下降边缘重采样逻辑)。可编程分频器212和重采样触发器220、226可以是多模分频器(MMD)202的一部分,虽然这不是要求。
重采样电路可布置成采样分频器信号215和217并且重新定时来降低抖动(噪声)并且提供具有VCO周期的一半的时差(即,VCO_P信号211的上升(或下降)边缘与VCO_n信号213的上升(或下降)边缘之间的时差)的输出信号。这些输出信号可被称作包括上升边缘相关信号221(Q信号)和下降边缘相关信号227(I信号)的粗略相位调制信号。
DTC 200也包括分频器复用器216(即,分频器单元)和延迟触发器214。分频器复用器216和延迟触发器214可以是MMD 202的一部分,虽然这不是要求。延迟触发器214可布置成将分频器信号217延迟VCO周期的+/-一半(即,一个VCO周期)并且分频器复用器216可布置成基于控制字位207B在分频器信号217和分频器信号217的延迟版本(即,信号257)之间选择。
在这些实施例中,正边缘重采样触发器220(Q-FF)在VCO信号201的上升(+)边缘上重采样分频器信号215并且生成上升边缘相关信号221。下降边缘重采样触发器226(I-FF)在VCO信号201的下降(-)边缘重采样信号219并且生成下降边缘相关信号227。信号219可以是分频器信号217或分频器信号217的延迟版本。
通过分频器复用器216的输出的适当选择,下降边缘重采样触发器226可输出下降边缘相关信号227,它可在VCO信号的上升边缘之前或之后对齐到下降边缘。例如,当分频器复用器216选择信号217时,触发器226可输出I1信号作为下降边缘相关信号227(它在VCO信号的上升边缘之前对齐到下降边缘)。当分频器复用器216选择信号257(它是延迟触发器214的输出)时,触发器226可输出I2信号作为下降边缘相关信号227(它在VCO信号的上升边缘之后对齐到下降边缘)。以此方式,分频器复用器216可用于基于控制字207B在VCO上升边缘之前或之后将下降边缘相关信号227对齐到下降边缘。
DTC 200还可包含复用电路204和数字控制的边缘内插器(DCEI)206。复用电路204基于上升边缘相关信号221、下降边缘相关信号227和控制字位207B和207C为DCEI 206生成边缘信号241和247。
如图2中图示的,复用电路204可包括第一复用器232(即,第一选择单元)和第二复用器234(即,第二选择单元)。第一和第二复用器232和234可以是所示的2:1复用器。第一复用器232可布置成基于控制字207的控制字位207B和207C的异或(XOR)来在上升边缘相关信号221和下降边缘相关信号227之间选择。第二复用器234可布置成基于控制字位207B在上升边缘相关信号221和下降边缘相关信号227之间选择。复用电路204包含延迟元件236来将复用器234的输出信号延迟四分之一个VCO周期。
在一些实施例中,复用电路204可包含自边缘内插器(SEI)。在这些实施例中,延迟元件236根据延迟内插技术来创造延迟。在一些实施例中,复用电路204还可包含反相器和或缓冲器238和240来提供如图示的第一和第二边缘信号241和247。
由复用器232的上升边缘相关信号221(Q信号)的选择允许DCEI输入覆盖TVCO/4到TVCO/2。由复用器234的上升边缘相关信号221的选择允许DCEI输入覆盖TVCO/2到3*TVCO/4。由复用器232的下降边缘相关信号227的选择(I1信号或I2信号)允许DCEI输入覆盖3*TVCO/4到1*TVCO。由于延迟元件236布置成将复用器234的输出信号延迟四分之一个VCO周期(例如,TVCO/4),DCEI 206可在包含从TVCO/4到TVCO/2的范围上内插。以此方式,第一和第二复用器232和234能够将上升边缘相关信号221和下降边缘相关信号227量化成VCO周期的四分之一。
通过分频器复用器216的输出的适当选择,下降边缘重采样触发器226可提供在VCO信号的上升边缘之前或之后对齐到下降边缘的下降边缘相关信号227。例如,当分频器复用器216选择信号217时,下降边缘重采样触发器226可输出I1信号作为在VCO信号的上升边缘之前对齐到下降边缘的下降边缘相关信号227。当分频器复用器216选择延迟触发器214的输出信号257时,下降边缘重采样触发器226可输出I2信号作为在VCO信号的上升边缘之后对齐到下降边缘的信号227。
图3是图示图2的复用器232和234的状态的状态图。如图2中图示的,复用器234和分频器复用器216受控于控制字位207B。通过XOR门210(图2)的使用,复用器232受控于控制字位207B和207C。
在此示例中,N可以是2并且当在图3中从右转变到左时,分频器212可布置成除以2N-1(例如,除以3(DIV 3))。最初在状态302处(代码00),复用器232和234都从触发器226(I FF)输出I1信号227。因此输出信号对齐到下降边缘并且下降边缘重采样触发器226在上升边缘重采样触发器220之前转变。延迟元件236提供TVCO/4的延迟(即,在示例中,TLO/16=31.25ps),并且两个边缘信号241和247可具有TVCO/4的差别,允许DCEI 206在那个范围(即,0到TVCO/4)上内插。
在状态304处(代码01),复用器232输出有效地向前跳0.5个VCO周期的上升边缘相关信号221(来自触发器220的信号)。在状态304处,复用器234输出I1信号227(来自触发器226的信号)。这提供TVCO/4的时差,允许边缘信号241和247覆盖从TVCO/4到TVCO/2的范围。
在状态306处(代码10),复用器234现在输出上升边缘相关信号221(从触发器220)并且复用器232输出上升边缘相关信号221(从触发器220)来覆盖TVCO/2到3*TVCO/4之间的范围。在状态306期间,复用器232和234都输出上升边缘相关信号221。
在状态306期间,分频器复用器216(图2)可从提供I1信号217转变到提供I2信号257来到达状态308(代码11),以使在触发器220(Q FF)的输出的TVCO/2之后提供来自触发器226(I FF)的输出。在状态308期间,复用器232选择下降边缘相关信号227(现在是I2信号257)来覆盖从3*TVCO/4到1*TVCO的范围(例如,在此示例中是125ps)。
继续此过程将建议下一状态是复用器232和234都输出I2信号257;然而这将与输出I1信号217的触发器220和226两者是相同的并且同时用于一个周期的分频器212的分频比变化到除以5(DIV 5),用于在图3中从左转变到右。分频器212可布置成除以2N-1=5(例如,除以5)。
现在由于分频器212计数五个周期并且在相同的周期处分频器复用器216设置回一个周期,触发器226(I–FF)可仍然显示除以4,但是在触发器220(Q-FF)处有除以5,下一状态将覆盖从1*TVCO到1.25TVCO的范围并且可重复过程直到获得360度或者更多的覆盖(即,因此解开相位)。
在相反的方向中从状态304(代码00)(它覆盖范围0-0.25TVCO)转变到状态308(代码11)(它覆盖范围-0.25TVCO到0)是类似的但是分频比可设置为3(Div 3)并且分频器复用器216可配置为改变来输出I2信号257而不是I1信号217。在此情况下,DTC 200可起始于触发器226在触发器220输出Q信号(作为信号221)之前输出I1信号(作为信号227)并且转变分频器复用器216来提供I2信号257同时引起在触发器226的输出处(信号227)除以四以及在触发器220处(信号221)除以三。
如图2中图示的,分频器复用器216具有与复用器234(即,控制字位207B)相同的控制。因此,当复用器234布置成选择输出信号227时,分频器复用器216布置成选择I1信号217。当复用器234布置成选择上升边缘相关信号221,分频器复用器216布置成选择I2信号。
返回参考图1,可编程分频器212可布置成基于控制字位207A(例如,Phi[10:9]-第九位和第十位)来在每个周期将VCO信号201除以一个值。控制字位207A可以是控制字207的最高有效位(例如,14位相位字的三个MSB),虽然这不是要求。由于可编程分频器212是2N+/-1分频器,它可除以N来覆盖本VCO周期并且可除以N+1来覆盖下一VCO周期。例如,如果VCO在8 GHz处并且N=4,则分频器212的输出(信号215和217)是在2 GHz处。为了覆盖0-125皮秒(ps)范围,分频器212布置成除以N。当跨入125-250ps范围时,分频器212布置成除以N+1一次,这增加了改变范围(即,在频率的累积中的相位)的完整VCO周期。
控制字位207B(例如,Phi[8]-第八位)可在控制字位207A之后包括控制字207的下一位。控制字位207C(例如,Phi[7]-第七位)可在控制字位207B之后包括控制字207的下一位。控制字位207D(例如,Phi[7:0]-位0到7)可包括控制字207的最低有效位(LSB)。
在这些实施例中,不像使用恒定延迟控制的传统技术,DCEI 206可通过在现有的边缘之间内插来为DTC 102(图1)生成精细位相位控制。DCEI 206还可以是频率独立的并且提供真实的相位内插。在这些实施例中,DCEI 206可由来自DTC 200的粗略相位控制部分的第一和第二边缘信号241和247的任何两个邻近边缘馈送。两个邻近可在它们之间具有数据延迟delta。
在这些实施例的一些中,可将边缘馈送到DCEI 206的2K受控反相器的阵列242(在它们的输出处全部短路)。受控反相器的阵列242可被认为是K 2到1 MUX小区的阵列。K可以是控制字位207D的位的数量。控制位207D可布置成控制由第一边缘馈送的反相器的数量和由第二边缘馈送的反相器的数量。逻辑可以是互补的,因此总体上K反相器总是接通,M由第一边缘馈送并且K-M反相器由第二边缘馈送。只要边缘之间的间距小于或等于上升/下降时间,可利用delta/K的分辨率步骤来近似内插输出边缘位置。
在一些实施例中,K可以是128,虽然这不是要求。在这些实施例中,K个复用器可并行布置,其中每个复用器的单独控制用于基于控制字位207D的边缘信号的内插。
虽然图示DTC 200为具有若干单独的功能元件,但是一个或多个功能元件可被组合并且可由软件配置元件(例如,处理元件,包含数字信号处理器(DSP))和/或其它硬件元件的组合来实现。
在一些实施例中,DTC可布置成基于控制字来生成精细相位调制的输出信号。在这些实施例中,DTC可包括可编程分频器来划分振荡器信号来生成第一和第二分频器信号。DTC还可包括重采样电路,其包括上升边缘重采样触发器以采样第一分频器信号来提供上升边缘相关信号并且包括下降边缘重采样触发器以采样分频器单元输出信号来提供下降边缘相关信号。DTC还可包括分频器单元,布置成提供第二分频器信号和第二分频器信号的延迟版本中的一个来作为分频器单元输出信号。DTC还可包括第一选择单元以基于控制字的第一和第二预定位而在上升边缘相关信号和下降边缘相关信号之间选择来生成第一边缘信号。DTC还可包括第二选择单元以基于控制字的第二预定位而在上升边缘相关信号和下降边缘相关信号之间选择。DTC还可包括延迟元件以将第二选择单元的输出延迟四分之一个周期来生成第二边缘信号。DTC还可包括数字控制的边缘内插器(DCEI)来基于在第一与第二边缘信号之间的边缘内插而生成精细相位调制的输出信号。
在一些实施例中,分频器是多模分频器(MMD),其布置成基于控制字的最高有效位(MSB)对振荡器信号执行除以2N+/-1的操作来生成第一和第二分频器信号。
在一些实施例中,第二预定位使分频器单元提供第二分频器信号,下降边缘重采样触发器布置成提供在振荡器信号的上升边缘之前对齐到振荡器信号的下降边缘的I1信号。当第二预定位使分频器单元提供第二分频器信号的延迟版本时,下降边缘重采样触发器布置成提供在振荡器信号的上升边缘之后对齐到振荡器信号的下降边缘的I2信号。
在一些实施例中,分频器配置为将振荡器信号除以2N-1来覆盖振荡器信号的第一180/N度相位,并且分频器将振荡器信号除以2N+1来覆盖振荡器信号的第二180/N度相位。在这些实施例中,N可以是从1到5的整数。
在一些实施例中,DCEI包括受控于控制字的最低有效位(LSB)的反相器阵列来在第一和第二边缘信号的边缘之间内插并且提供对应于具有delta/K的分辨率的精细相位调制的输出信号的输出边缘。Delta是第一和第二边缘信号之间的时间延迟并且K是LSB的数量。
在一些实施例中,上升边缘相关信号和下降边缘相关信号具有振荡器信号的一半周期的时差。第二分频器信号的延迟版本被延迟振荡器信号的+/-一半周期。第一选择单元将基于控制字的第一和第二预定位的异或(XOR)来在上升边缘相关信号和下降边缘相关信号之间选择来生成第一边缘信号。
在一些实施例中,DTC布置成基于控制字来生成精细相位调制的输出信号。在这些实施例中,DTC包括多模分频器(MMD),其布置成对振荡器信号执行除以2N+/-1的操作来生成分频器信号。DTC还可包括逻辑电路,其布置成采样分频器信号来提供上升和下降边缘相关信号,并且基于控制字的第一和第二预定位来在上升和下降边缘相关信号之间选择以生成边缘信号。DTC还可包括边缘内插器,其布置成基于边缘信号之间的边缘内插来生成精细相位调制的输出信号。
在一些实施例中,MMD布置成从振荡器信号生成第一和第二分频器信号。逻辑电路可包含重采样电路,其包括上升边缘重采样触发器以采样第一分频器信号来提供上升边缘相关信号并且包括下降边缘重采样触发器以采样分频器单元输出信号来提供下降边缘相关信号,分频器单元布置成提供第二分频器信号和第二分频器信号的延迟版本中的一个来作为分频器单元输出信号,第一选择单元基于控制字的第一和第二预定位在上升边缘相关信号和下降边缘相关信号之间选择以生成第一边缘信号,第二选择单元基于控制字的第二预定位在上升边缘相关信号和下降边缘相关信号之间选择,以及延迟元件将第二选择单元的输出延迟四分之一个VCO周期来生成第二边缘信号。
在一些实施例中,边缘内插器包括数字控制的边缘内插器(DCEI)来基于在第一与第二边缘信号之间的边缘内插而生成精细相位调制的输出信号。DCEI包括受控于控制字的最低有效位(LSB)的反相器阵列来在第一和第二边缘信号的边缘之间内插并且提供对应于具有delta/K的分辨率的精细相位调制的输出信号的输出边缘。Delta是第一和第二边缘信号之间的时间延迟并且K是LSB的数量。
在一些实施例中,第二预定位使分频器单元提供第二分频器信号,下降边缘重采样触发器布置成提供在振荡器信号的上升边缘之前对齐到振荡器信号的下降边缘的I1信号。第二预定位使分频器单元提供第二分频器信号的延迟版本,下降边缘重采样触发器布置成提供在振荡器信号的上升边缘之后对齐到振荡器信号的下降边缘的I2信号。
在一些实施例中,分频器配置为将振荡器信号除以2N-1来覆盖振荡器信号的第一180/N度相位,分频器将把振荡器信号除以2N+1来覆盖振荡器信号的第二180/N度相位,并且N是从1到5的整数。
在一些实施例中,提供用于基于控制字来生成精细相位调制的输出信号的方法。在这些实施例中,方法包含对振荡器信号执行除以2N+/-1的操作来生成第一和第二分频器信号;采样第一分频器信号来提供上升边缘相关信号;采样分频器单元输出信号来提供下降边缘相关信号;提供第二分频器信号和第二分频器信号的延迟版本中的一个来作为分频器单元输出信号;基于控制字的第一和第二预定位在上升边缘相关信号和下降边缘相关信号之间选择以生成第一边缘信号;基于控制字的第二预定位在上升边缘相关信号和下降边缘相关信号之间选择;将第二选择单元的输出延迟四分之一个VCO周期来生成第二边缘信号;以及基于第一与第二边缘信号之间的边缘内插来生成精细相位调制的输出信号。
图4是根据一些实施例的移动装置的框图。移动装置400可包含物理(PHY)层电路402和媒体接入控制(MAC)层电路404。PHY层电路402可利用一个或多个天线401用于无线通信。根据一些实施例,PHY层电路402可包含一个或多个传送器,例如,数字传送器100(图1),它可包含DTC,例如DTC 200(图1)。
在一些LTE实施例中,移动装置400可以是用户设备(UE)并且配置为在根据OFDMA通信技术的多载波通信信道上传送并且接收OFDM通信信号。OFDM信号可包括多个正交副载波。
提供摘要来遵守要求摘要的37 C.F.R. Section 1.72(b),摘要将允许读者确定技术公开的性质和要旨。认为它将不用于限制或解释权利要求的范围或意义。随附的权利要求由此并入具体实施方式中,其中每个权利要求独立作为单独的实施例。
Claims (16)
1. 一种数字时间转换器(DTC),布置成基于控制字来生成精细相位调制的输出信号,所述DTC包括:
多模分频器(MMD),布置成对振荡器信号执行除以2N+/-1的操作来生成分频器信号;
逻辑电路,布置成采样所述分频器信号来提供上升和下降边缘相关信号,并且基于控制字的第一和第二预定位而在所述上升和下降边缘相关信号之间选择以生成边缘信号;以及
边缘内插器,布置成基于所述边缘信号之间的边缘内插来生成所述精细相位调制的输出信号。
2. 如权利要求1所述的DTC,其中所述MMD布置成从所述振荡器信号生成第一和第二分频器信号;
其中所述逻辑电路包含:
重采样电路,包括上升边缘重采样逻辑以采样所述第一分频器信号来提供所述上升边缘相关信号并且包括下降边缘重采样逻辑以采样分频器单元输出信号来提供所述下降边缘相关信号;
分频器单元,布置成提供所述第二分频器信号和所述第二分频器信号的延迟版本中的一个来作为所述分频器单元输出信号;
第一选择单元,用于基于所述控制字的所述第一和第二预定位而在所述上升边缘相关信号和所述下降边缘相关信号之间选择以生成第一边缘信号;
第二选择单元,用于基于所述控制字的所述第二预定位在所述上升边缘相关信号和所述下降边缘相关信号之间选择;以及
延迟元件,用于将所述第二选择单元的输出延迟四分之一个周期来生成第二边缘信号。
3. 如权利要求2所述的DTC,其中所述边缘内插器包括数字控制的边缘内插器(DCEI)来基于在所述第一与第二边缘信号之间的边缘内插而生成所述精细相位调制的输出信号,
其中所述DCEI包括受控于所述控制字的最低有效位(LSB)的反相器阵列以在所述第一和第二边缘信号的边缘之间内插并且提供对应于具有delta/K的分辨率的所述精细相位调制的输出信号的输出边缘,以及
其中delta是所述第一和第二边缘信号之间的时间延迟并且K是所述LSB的数量。
4. 如权利要求2所述的DTC,其中当所述第二预定位使所述分频器单元提供所述第二分频器信号时,所述下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之前对齐到所述振荡器信号的所述下降边缘的I1信号,以及
其中当所述第二预定位使所述分频器单元提供所述第二分频器信号的所述延迟版本时,所述下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之后对齐到所述振荡器信号的所述下降边缘的I2信号。
5. 如权利要求2所述的DTC,其中所述分频器配置为将所述振荡器信号除以2N-1来覆盖所述振荡器信号的第一180/N度相位,
其中所述分频器将把所述振荡器信号除以2N+1来覆盖所述振荡器信号的第二180/N度相位,以及
其中N是从1到5的整数。
6. 一种数字时间转换器(DTC),布置成基于控制字来生成精细相位调制的输出信号,所述DTC包括:
可编程分频器,用于划分振荡器信号来生成第一和第二分频器信号;
重采样电路,包括上升边缘重采样逻辑以采样所述第一分频器信号来提供所述上升边缘相关信号并且包括下降边缘重采样逻辑以采样分频器单元输出信号来提供所述下降边缘相关信号;
分频器单元,布置成提供所述第二分频器信号和所述第二分频器信号的延迟版本中的一个来作为所述分频器单元输出信号;
第一选择单元,用于基于所述控制字的第一和第二预定位而在所述上升边缘相关信号和所述下降边缘相关信号之间选择以生成第一边缘信号;
第二选择单元,用于基于所述控制字的所述第二预定位在所述上升边缘相关信号和所述下降边缘相关信号之间选择;
延迟元件,用于将所述第二选择单元的输出延迟四分之一个周期来生成第二边缘信号;以及
内插器,用于基于在所述第一与第二边缘信号之间的边缘内插来生成所述精细相位调制的输出信号。
7. 如权利要求6所述的DTC,其中所述可编程分频器是多模分频器(MMD),其布置成基于所述控制字的最高有效位(MSB)对所述振荡器信号执行除以2N+/-1的操作来生成所述第一和第二分频器信号。
8. 如权利要求7所述的DTC,其中当所述第二预定位使所述分频器单元提供所述第二分频器信号时,所述下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之前对齐到所述振荡器信号的所述下降边缘的I1信号,以及
其中当所述第二预定位使所述分频器单元提供所述第二分频器信号的所述延迟版本时,所述下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之后对齐到所述振荡器信号的所述下降边缘的I2信号。
9. 如权利要求8所述的DTC,其中所述分频器配置为将所述振荡器信号除以2N-1来覆盖所述振荡器信号的第一180/N度相位,
其中所述分频器将所述振荡器信号除以2N+1来覆盖所述振荡器信号的第二180/N度相位,以及
其中N是从1到5的整数。
10. 如权利要求9所述的DTC,其中所述内插器是数字控制的边缘内插器(DCEI),其包括受控于所述控制字的最低有效位(LSB)的反相器阵列来在所述第一和第二边缘信号的边缘之间内插并且提供对应于具有delta/K的分辨率的所述精细相位调制的输出信号的输出边缘,以及
其中delta是所述第一和第二边缘信号之间的时间延迟并且K是所述LSB的数量。
11. 如权利要求9所述的DTC,其中所述上升边缘相关信号和所述下降边缘相关信号具有所述振荡器信号的一半周期的时差,
其中所述第二分频器信号的所述延迟版本被延迟所述振荡器信号的+/-一半周期,以及
其中所述第一选择单元将基于所述控制字的所述第一和第二预定位的异或(XOR)来在所述上升边缘相关信号和所述下降边缘相关信号之间选择以生成所述第一边缘信号。
12. 一种用于基于控制字来生成精细相位调制的输出信号的方法的,所述方法包括:
对振荡器信号执行除以2N+/-1的操作来生成第一和第二分频器信号;
采样所述第一分频器信号来提供上升边缘相关信号;
采样分频器单元输出信号来提供下降边缘相关信号;
提供所述第二分频器信号和所述第二分频器信号的延迟版本中的一个来作为所述分频器单元输出信号;
基于控制字的第一和第二预定位而在所述上升边缘相关信号和所述下降边缘相关信号之间选择以生成第一边缘信号;
基于所述控制字的所述第二预定位在所述上升边缘相关信号和所述下降边缘相关信号之间选择;
将所述第二选择单元的输出延迟四分之一个周期来生成第二边缘信号;以及
基于所述第一与第二边缘信号之间的边缘内插来生成所述精细相位调制的输出信号。
13. 如权利要求12所述的方法,其中基于所述控制字的最高有效位(MSB)执行除以2N+/-1的操作来生成所述第一和第二分频器信号,
其中当所述第二预定位使所述第二分频器信号被提供时,下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之前对齐到所述振荡器信号的所述下降边缘的I1信号,以及
其中当所述第二预定位使所述第二分频器信号的所述延迟版本被提供时,所述下降边缘重采样逻辑布置成提供在所述振荡器信号的所述上升边缘之后对齐到所述振荡器信号的所述下降边缘的I2信号。
14. 一种数字传送器,包括:
数字功率放大器(P/A),布置成基于幅度控制信号和相位调制信号来生成无线信号;以及
数字时间转换器(DTC),布置成基于控制字来生成精细相位调制的输出信号,
其中所述DTC包括:
多模分频器(MMD),布置成对振荡器信号执行除以2N+/-1的操作来生成分频器信号;
逻辑电路,布置成采样所述分频器信号来提供上升和下降边缘相关信号,并且基于控制字的第一和第二预定位在所述上升和下降边缘相关信号之间选择以生成边缘信号;以及
边缘内插器,布置成基于所述边缘信号之间的边缘内插来生成所述精细相位调制的输出信号。
15. 如权利要求14所述的数字传送器,其中所述MMD布置成从振荡器信号生成第一和第二分频器信号;
其中所述逻辑电路包含:
重采样电路,包括上升边缘重采样逻辑以采样所述第一分频器信号来提供所述上升边缘相关信号并且包括下降边缘重采样逻辑以采样分频器单元输出信号来提供所述下降边缘相关信号;
分频器单元,布置成提供所述第二分频器信号和所述第二分频器信号的延迟版本中的一个来作为所述分频器单元输出信号;
第一选择单元,用于基于所述控制字的所述第一和第二预定位而在所述上升边缘相关信号和所述下降边缘相关信号之间选择以生成第一边缘信号;
第二选择单元,用于基于所述控制字的所述第二预定位在所述上升边缘相关信号和所述下降边缘相关信号之间选择;以及
延迟元件,用于将所述第二选择单元的输出延迟四分之一个周期来生成第二边缘信号。
16. 如权利要求15所述的数字传送器,其中所述数字传送器是移动通信装置的一部分并且耦合到配置用于在3GPP LTE网络中的正交频分复用(OFDM)信号的传送的天线。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/969132 | 2013-08-16 | ||
US13/969,132 US9071304B2 (en) | 2013-08-16 | 2013-08-16 | Digital-to-time converter and methods for generating phase-modulated signals |
Publications (2)
Publication Number | Publication Date |
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CN104378112A true CN104378112A (zh) | 2015-02-25 |
CN104378112B CN104378112B (zh) | 2017-12-12 |
Family
ID=52430336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410401023.3A Active CN104378112B (zh) | 2013-08-16 | 2014-08-15 | 用于生成相位调制信号的数字时间转换器和方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9071304B2 (zh) |
CN (1) | CN104378112B (zh) |
DE (1) | DE102014012120B4 (zh) |
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DE102014012120B4 (de) | 2020-09-24 |
US20150049840A1 (en) | 2015-02-19 |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
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