CN113632395B - 一种信号处理装置及信号处理方法 - Google Patents

Abstract

本申请实施例提供了一种信号处理装置及信号处理方法，可以使得信号处理装置在开关状态切换的过程中其输出信号的相位更稳定。本申请中的信号处理装置包括：锁相环路、本振信号链路以及控制器，锁相环路的输出端分别与本振信号链路的第一输入端以及控制器的输入端相连，控制器的输出端与本振信号链路的第二输入端相连；锁相环路用于输出第一本振信号至本振信号链路以及控制器，本振信号链路用于对第一本振信号进行分频处理生成第二本振信号，控制器用于根据第一本振信号输出控制信号至本振信号链路，控制信号用于控制本振信号链路开启或关闭。

Description

一种信号处理装置及信号处理方法

技术领域

本申请涉及通信领域，尤其涉及一种信号处理装置及信号处理方法。

背景技术

在目前的射频收发芯片设计中带分频器的本振信号链路(LO Buffer Chain)一般是常开的，这会导致射频收发芯片消耗额外的功耗。

为此需要为本振信号链路设置开关切换，然而本振信号链路中的分频器每次上电启动后存在相位随机的问题，例如，若本振信号链路一直处于开启状态，那么该本振信号链路输出信号的相位是连续的，而若本振信号链路由关闭到打开，即重新上电，那么该本振信号链路输出信号的相位相对于相位连续的信号有可能出现大幅度的相位翻转。

因此本振信号链路在开关状态切换的过程中存在输出信号的相位不稳定的问题。

发明内容

本申请实施例提供了一种信号处理装置及信号处理方法，可以使得信号处理装置在开关状态切换的过程中其输出信号的相位更稳定。

有鉴于此，本申请第一方面提供一种信号处理装置，可以包括：

锁相环路(Phase Locked Loop，PLL)、本振信号链路以及控制器，PLL的输出端分别与本振信号链路的第一输入端以及控制器的输入端相连，控制器的输出端与本振信号链路的第二输入端相连；PLL用于输出第一本振信号至本振信号链路以及控制器，本振信号链路用于对第一本振信号进行分频处理生成第二本振信号，控制器用于根据第一本振信号输出控制信号至本振信号链路，控制信号用于控制本振信号链路开启或关闭。

需要说明的是，信号处理装置中支持的本振信号链路的数量可以是一个也可以是多个，控制器输出的控制信号可以控制多个本振信号链路开启或关闭。

需要说明的是，PLL可以与本振信号链路以及控制器可以是直接相连，也可以是通过其他电路或模块与本振信号链路以及控制器相连，同理，控制器可以与本振信号链路直接相连，也可以是通过其他电路或模块与本振信号链路相连，具体此处不做限定。

需要说明的是，本申请中的信号处理装置具体可以是射频收发芯片，除此之外，也可以是终端设备或者基站。

在本实施方式中，由于本振信号链路用于对来自PLL的第一本振信号做分频处理得到第二本振信号，而控制器也可以获取来自PLL的第一本振信号并根据该第一本振信号控制本振信号链路的开启或关闭，因此本申请中结合第一本振信号来控制本振信号链路的开启或关闭，可以使得在本振信号链路重新上电时其输出的第二本振信号的相位是可控的，那么也就使得该本振信号链路在开关状态切换的过程中输出的第二本振信号的相位更稳定。

可选的，在一些可能的实施方式中，

控制器包括计数单元和控制单元，其中，计数单元的输入端与PLL的输出端相连，计数单元的输出端与控制单元的输入端相连，控制单元的输出端与本振信号链路的第二输入端相连；计数单元用于获取第一本振信号，并根据第一本振信号输出触发信号至控制单元，触发信号的周期是第二本振信号的时钟周期的整数倍，控制单元用于根据触发信号输出控制信号至本振信号链路。

在本实施方式中，提供了一种控制器的内部结构组成以及处理逻辑，即控制器包括计数单元和控制单元，通过计数单元和控制单元的配合实现结合第一本振信号来控制本振信号链路的开启或关闭，该控制器的结构和处理逻辑简单易行，提高了本方案的可实现性。

可选的，在一些可能的实施方式中，

计数单元包括第一分频器，控制单元包括第一触发器DFF，第一分频器的分频比是本振信号链路的分频比的整数倍。

在本实施方式中，列举了一种用于具体实现上述计数单元和控制单元的电子器件，即第一分频器和第一DFF，提高了本方案的实用性。

可选的，在一些可能的实施方式中，

计数单元包括循环计数器，控制单元包括第二DFF，循环计数器根据第一本振信号开启循环计数，并在每个循环计数的周期结束时输出触发信号至第二DFF，循环计数的周期为第二本振信号的时钟周期的整数倍。

在本实施方式中，列举了另一种用于具体实现上述计数单元和控制单元的电子器件，即循环计数器和第二DFF，提高了本方案的扩展性。

可选的，在一些可能的实施方式中，

第二本振信号的时钟周期为第一本振信号的时钟周期的2*N倍，N为大于或等于1的整数。

在本实施方式中，本振信号链路具体可以是对第一本振信号进行偶数分频以得到第二本振信号，实现方式更容易，当然本振信号链路也可以是对第一本振信号进行奇数分频以得到第二本振信号，具体此处不做限定。

可选的，在一些可能的实施方式中，

本振信号链路包括至少一个缓冲器和第二分频器，缓冲器的第一输入端与PLL的输出端相连，缓冲器的输出端与第二分频器的第一输入端相连，控制器的输出端与缓冲器的第二输入端和/或第二分频器的第二输入端相连；缓冲器用于获取第一本振信号以及控制信号，若控制信号用于控制本振信号链路开启，则缓冲器传输第一本振信号至第二分频器，若控制信号用于控制本振信号链路关闭，则缓冲器锁定第一本振信号，并将锁定后的第一本振信号传输至第二分频器；第二分频器用于对第一本振信号进行分频处理生成第二本振信号。

在本实施方式中，提供了本振信号链路的组成结构以及处理逻辑，完善了本方案的电路结构，进一步提高了本方案的可实现性。

可选的，在一些可能的实施方式中，

控制器还用于获取时分双工TDD信号，控制器用于根据第一本振信号输出控制信号至本振信号链路包括：控制器根据第一本振信号以及TDD信号输出TDD控制信号至本振信号链路，TDD控制信号用于控制本振信号链路开启或关闭，控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

在本实施方式中，提供了一种具体的应用场景，即本振信号链路随TDD信号切换的过程中，可以通过TDD控制信号来控制本振信号链路开启或关闭，在本振信号链路由开启切换到关闭状态后会锁定第二本振信号的相位状态，TDD控制信号的高低电平分别对应本振信号链路开启和关闭，并且相位连续控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期，由于第二本振信号的时序为1010，每个时序的相位状态对应一个时钟周期，每隔两个第二本振信号的时钟周期该第二本振信号的相位相同，那么本振信号链路由关闭到开启经过了整数倍个第二本振信号的时钟周期，本振信号链路在开启状态的相位是连续的。

本申请第二方面提供了一种信号处理方法，可以包括：

控制器获取来自PLL的第一本振信号；

控制器根据第一本振信号输出控制信号至本振信号链路，并通过控制信号控制本振信号链路开启或关闭，本振信号链路用于获取来自PLL的第一本振信号并对第一本振信号进行分频处理生成第二本振信号。

可选的，在一些可能的实施方式中，

控制器根据第一本振信号输出控制信号至本振信号链路包括：

控制器根据第一本振信号生成触发信号，触发信号的周期为第二本振信号的时钟周期的整数倍；

控制器根据触发信号输出控制信号至本振信号链路。

可选的，在一些可能的实施方式中，

控制器根据第一本振信号生成触发信号包括：

控制器对第一本振信号进行分频处理生成触发信号，控制器的分频比是本振信号链路的分频比的整数倍。

控制器根据第一本振信号生成触发信号包括：

控制器根据第一本振信号开启循环计数，并在每个循环计数的周期结束时生成触发信号，循环计数的周期为第二本振信号的时钟周期的整数倍。

可选的，在一些可能的实施方式中，

第二本振信号的时钟周期为第一本振信号的时钟周期的2*N倍，N为大于或等于1的整数。

可选的，在一些可能的实施方式中，方法还包括：

控制器获取时分双工TDD信号；

控制器根据第一本振信号输出控制信号至本振信号链路包括：

控制器根据第一本振信号以及TDD信号输出TDD控制信号至本振信号链路，并通过TDD控制信号控制本振信号链路开启或关闭，控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

本申请实施例提供的技术方案中，由于本振信号链路用于对来自PLL的第一本振信号做分频处理得到第二本振信号，而控制器也可以获取来自PLL的第一本振信号并根据该第一本振信号控制本振信号链路的开启或关闭，因此本申请中结合第一本振信号来控制本振信号链路的开启或关闭，可以使得在本振信号链路重新上电时其输出的第二本振信号的相位是可控的，那么也就使得该本振信号链路在开关状态切换的过程中输出的第二本振信号的相位更稳定。

附图说明

图1为本申请所应用的系统场景示意图；

图2为本振信号的时序示意图；

图3为本申请中信号处理装置的一种结构示意图；

图4为本申请中信号处理装置的另一种结构示意图；

图5为与本申请中信号处理装置相关的信号时序示意图；

图6为本申请中信号处理装置的另一种结构示意图；

图7为本申请中信号处理装置的另一种结构示意图；

图8为本申请中信号处理装置的另一种结构示意图；

图9为本申请中信号处理装置为终端或基站时的一种结构示意图；

图10为本申请中信号处理装置为终端或基站时的另一种结构示意图；

图11为本申请中信号处理方法的一个实施例示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本申请主要应用的系统架构或者场景如图1所示，包括接入网设备和终端设备。接入网设备和终端设备均可以工作在许可频段或免许可频段上的基站和终端设备。无论是许可频段，还是免许可频段，在本申请中，都可以包括一个或多个载波，许可频段和非许可频段进行载波聚合，可以包括许可频段包括的一个或多个载波与非许可频段包括的一个或多个载波进行载波聚合。

接入网设备可以是长期演进(long term evolution，LTE)系统或者授权辅助接入长期演进(authorized auxiliary access long-term evolution，LAA-LTE)系统中的演进型基站(evolutional Node B，简称可以为eNB或e-NodeB)、宏基站、微基站(也称为“小基站”)、微微基站、接入站点(access point，AP)、传输站点(transmission point，TP)或新空口(new radio，NR)系统中的基站，例如，新一代基站(new generation Node B，gNodeB)等。

终端设备可称之为用户设备(user equipment，UE)、移动台(mobile station，MS)、移动终端(mobile terminal)、智能终端等，该终端设备可以经无线接入网(radioaccess network，RAN)与一个或多个核心网进行通信。例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有移动终端的计算机等，终端设备还可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置以及未来NR网络中的终端设备，它们与无线接入网交换语音或数据。对终端设备的说明：本申请中，和基站可以进行数据通信的都可以看为终端设备，本申请中将以一般意义上的UE和基站来介绍。

目前应用于基站或UE的射频收发芯片中的本振信号链路一般是常开的，这会导致射频收发芯片消耗额外的功耗。

为了降低射频收发芯片的功耗，为此需要为本振信号链路设置开关切换，然而本振信号链路中的分频器每次上电启动后存在相位随机的问题。经本振信号链路处理后的本振信号的时序可以如图2所示，即该本振信号的时序为“1010…”，例如，若本振信号链路一直处于开启状态，那么该本振信号链路输出信号的相位是连续的，而若本振信号链路由关闭到打开，即重新上电，那么该本振信号链路输出信号的相位相对于相位连续的信号有可能出现大幅度的相位翻转，可能会出现本振信号链路关闭之前该本振信号的相位是“1”，而下一次本振信号链路开启后该本振信号的相位是“0”，也就有可能出现本振信号链路由开启到关闭再到在开启的过程中，本振信号链路输出的本振信号的相位不稳定的问题。

为了解决上述问题，本申请实施例提供了一种信号处理装置，下面进行介绍。

需要说明的是，本申请实施例中的信号处理装置具体可以应用于射频收发芯片中，该射频收发芯片可以应用于基站也可以应用于终端。

请参阅图3，图3为本申请中信号处理装置的一个实施例示意图，该信号处理装置包括锁相环路(phaselocked loop，PLL)301，本振信号链路302以及控制器303，其中，锁相环路301的输出端分别与本振信号链路302的第一输入端以及控制器303的输入端相连，控制器303的输出端与本振信号链路302的第二输入端相连。

下面对上述信号处理装置中各部件的功能进行描述：

锁相环路301用于输出第一本振信号至本振信号链路302以及控制器303；

本振信号链路302用于对第一本振信号进行分频处理生成第二本振信号；

控制器303用于根据第一本振信号输出控制信号至本振信号链路302，控制信号用于控制本振信号链路302开启或关闭。

需要说明的是，当控制信号为高电平时，本振信号链路302开启并正常工作。当控制信号为低电平时，本振信号链路302关闭，具体地，本振信号链路302锁死当前输入的第一本振信号，例如将该第一本振信号拉高或拉低，那么本振信号链路302输出的第二本振信号维持本振信号链路302关闭前的状态，在本振信号链路302关闭时是没有动态功耗的，可以有效的降低该信号处理装置的整体功耗。

本申请实施例提供的技术方案中，由于本振信号链路用于对来自PLL的第一本振信号做分频处理得到第二本振信号，而控制器也可以获取来自PLL的第一本振信号并根据该第一本振信号控制本振信号链路的开启或关闭，因此本申请中结合第一本振信号来控制本振信号链路的开启或关闭，可以使得在本振信号链路重新上电时其输出的第二本振信号的相位是可控的，那么也就使得该本振信号链路在开关状态切换的过程中输出的第二本振信号的相位更稳定。

下面结合一种具体的应用场景对本申请中的信号处理装置进行进一步的介绍：

在该应用场景中，需要使得本振信号链路随TDD信号切换，例如TDD信号拉高，则本振信号链路开启，TDD信号拉低，则本振信号链路关闭。并且需要保证本振信号链路随TDD信号切换的过程中，本振信号链路输出信号的相位连续。可以看出，随着TDD信号的引入不再是只根据第一本振信号生成的控制信号来控制本振信号链路的开启或关闭，下面进行详细说明。

请参阅图4，控制器303除了获取第一本振信号外还可以获取时分双工(time-division duplex，TDD)信号，并根据第一本振信号以及TDD信号输出TDD控制信号至本振信号链路302，TDD控制信号用于控制本振信号链路302开启或关闭，本实施例中的TDD控制信号相当于图3所示实施例中的控制信号，此外，控制器303输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

本振信号链路302可以包括至少一个缓冲器3021以及分频器3022，缓冲器3021的第一输入端与锁相环路301的输出端相连，缓冲器3021的输出端与分频器3022的第一输入端相连，控制器303的输出端即可以与缓冲器3021的第二输入端相连，也可以与分频器3022的第二输入端相连，又或者同时与缓冲器3021的第二输入端及分频器3022的第二输入端相连；

如果控制器303的输出端与缓冲器3021的第二输入端相连，那么缓冲器3021除了用于获取第一本振信号外还可以获取TDD控制信号，若TDD控制信号用于控制本振信号链路302关闭，则缓冲器3021锁定第一本振信号，并将锁定后的第一本振信号传输至分频器3022，若TDD控制信号用于控制本振信号链路302开启，则缓冲器3021恢复第一本振信号，并将恢复后的第一本振信号传输至分频器3022；如果控制器303的输出端没有与缓冲器3021的第二输入端相连，而是与分频器3022的第二输入端相连，那么TDD控制信号直接控制分频器的开启或关闭。

分频器3022用于根据第一本振信号生成第二本振信号，具体地，分频器3022对第一本振信号做分频处理，通常情况下，该分频器3022的分频比为2或者2的倍数，即可以使得第二本振信号的频率为第一本振信号的频率的1/2*N，N为大于或等于1的整数，第二本振信号的时钟周期为第一本振信号的时钟周期的2*N倍。当然在一些应用场景中，该分频器3022的分频比也可以是其他数值，例如分频比为3、5、7等，具体此处不做限定。

基于上述描述，下面结合以上各信号的时序图对本申请的原理进行介绍：

请参阅图5，以第二本振信号的时钟周期为第一本振信号的时钟周期的2倍为例。其中，“连续的第一本振信号”表示第一本振信号的状态连续不随TDD控制信号拉高或拉低而改变，“连续的第二本振信号”同理；“变化的第一本振信号”表示当TDD控制信号拉高时第一本振信号的状态连续，当TDD控制信号拉低时第一本振信号的状态锁定，“变化的第二本振信号”同理。从图中可以看出，变化的第二本振信号是随着TDD控制信号的变化而变化的，并且TDD控制信号何时变化是由TDD信号的变化决定的，也就是说虽然TDD信号拉低了，但是不会立即锁定第二本振信号的状态，而是当TDD控制信号拉低时锁定第二本振信号的状态，这是由于TDD信号的上升沿(或下降沿)与第二本振信号的上升沿(或下降沿)可能没有对齐，因此需要使得TDD控制信号的上升沿(或下降沿)与第二本振信号的上升沿(或下降沿)对齐，即保证第二本振信号在上升沿(或下降沿)的时刻进入锁定状态，随后在另一个上升沿(或下降沿)的时刻从锁定状态中恢复，这样一来第二本振信号从锁定状态恢复后的相位与第二本振信号锁定前的相位相同。由于第二本振信号的时序为“1010…”,即每隔两个时钟周期相位相同，那么就需要相邻的两个状态相同(同为拉高)的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期，以实现第二本振信号从锁定状态恢复后的相位与第二本振信号锁定前的相位相同，通过对比“连续的第二本振信号”和“变化的第二本振信号”可以看出在本振信号链路关闭的时段是经过了整数倍个第二本振信号的时钟周期。

可以理解的是，为了实现上述效果，控制器303需要在检测到TDD信号变化(拉高或拉低)后，在与第二本振信号的时钟周期匹配的时间点改变TDD控制信号(拉高或拉低)。本申请具体提供了多种控制器的实现方式，下面分别进行介绍：

第一种实现方式：

请参阅图6，控制器303包括第一分频器3031和第一触发器(delayflip-flop，DFF)3032，其中，第一分频器3031的输入端与锁相环路301的输出端相连，第一分频器3031的输出端与第一触发器3032的输入端相连，第一触发器3032的输出端与本振信号链路302的输入端相连。

第一分频器3031可以获取第一本振信号并根据第一本振信号输出触发信号至第一触发器3032，具体地，该第一分频器3031与本振信号链路302中的分频器3022的作用类似，并且该触发信号的时钟周期是第二本振信号的时钟周期的整数倍，另外该触发信号的时序与第二本振信号的时序对齐，例如，若该触发信号的时钟周期与第二本振信号的时钟周期相同，该触发信号的时序图可以参照图5中“连续的第二本振信号”的时序图。

第一触发器3032可以获取TDD信号并根据TDD信号的变化以及触发信号输出TDD控制信号至本振信号链路302，具体地，第一触发器3032对获取到的TDD信号进行检测，若检测到TDD信号变化(例如拉低)，进一步在触发信号的下一个上升沿(或下降沿)的时刻输出低电平的TDD控制信号至本振信号链路302，以控制本振信号链路302关闭，同理若第一触发器3032检测到TDD信号拉高，进一步在触发信号的下一个上升沿(或下降沿)的时刻输出高电平的TDD控制信号至本振信号链路302，以控制本振信号链路302开启，由于触发信号的时序与第二本振信号的时序对齐且时钟周期相同，因此可以实现第一触发器3032输出的相邻的两个状态相同(同为拉高)的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

第二种实现方式：

请参阅图7，控制器303包括循环计数器3033和第二触发器3034，其中，循环计数器3033的输入端与锁相环路301的输出端相连，循环计数器3033的输出端与第二触发器3034的输入端相连，第二触发器3034的输出端与本振信号链路302的输入端相连。需要说明的是，循环计数器3033和第二触发器3034都可以获取TDD信号。

若循环计数器3033检测到TDD信号拉低，则在第一本振信号下一个时钟周期的上升沿(或下降沿)开始循环计数，并向第二触发器3034发送触发信号，第二触发器3034收到该触发信号后输出拉低的TDD控制信号至本振信号链路302；循环计数器3033一直循环计数直到检测到TDD信号拉高，之后需要再完成一个完整周期的循环计数再向第二触发器3034发触发信号，第二触发器3034收到该触发信号后输出拉高的TDD控制信号至本振信号链路302。

需要说明的是，在循环计数器3033开始计数后，在每个循环计数的周期结束时输出触发信号至第二触发器3034，其中该循环计数的周期是第二本振信号的时钟周期的整数倍。第二本振信号的相位每改变一次循环计数器就在原计数的基础上加1，若第二本振信号的时钟周期为T，那么每T/2的时长第二本振信号的相位改变一次，也就是每T/2的时长循环计数器计数1次，因此循环计数器每计数2次对应第二本振信号的一个时钟周期。例如，若将循环计数的周期设为2，则循环计数器按照“121212…”的计数值循环计数，若将循环计数的周期设为4，则循环计数器按照“12341234…”的计数值循环计数。

在循环计数器3033开始计数后，且第二触发器3034未检测到TDD信号拉高之前，第二触发器3034并不根据触发信号输出TDD控制信号。直到若第二触发器3034检测到TDD信号拉高，第二触发器3034在收到下一个触发信号后输出TDD控制信号至本振信号链路302。由于预先设置的循环计数的周期是第二本振信号的时钟周期的整数倍，因此可以实现第二触发器3034输出的相邻的两个状态相同(同为拉高)的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

从以上两种实现方式可以看出，第二种实现方式相对于第一种实现方式的主要区别在于用循环计数器3033代替了第一分频器3031，第一种实现方式中的第一分频器3031需要时刻保持工作，而第二种实现方式中的循环计数器3033只在TDD信号拉低期间工作，在一定程度上，第二种实现方式相对于第一种实现方式所消耗的功耗更低。

需要说明的是，基于以上两种实现方式的变形都在本方案的范围内，例如，用其他具有计数功能的计数单元代替上述的第一分频器3031和循环计数器3033，用其他具有控制逻辑的控制单元代替上述的第一触发器3032和第二触发器3034等。

本申请实施例提供的技术方案中，本振信号链路可以根据来自PLL的第一本振信号生成第二本振信号，其中，第二本振信号的时钟周期为第一本振信号的时钟周期的2*N倍，N为大于或等于1的整数，在本振信号链路随TDD信号切换的过程中，可以通过TDD控制信号来控制本振信号链路开启或关闭，在本振信号链路由开启切换到关闭状态后会锁定第二本振信号的相位状态，TDD控制信号的高低电平分别对应本振信号链路开启和关闭，并且控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期，由于第二本振信号的时序为1010，每个时序的相位状态对应一个时钟周期，每隔两个第二本振信号的时钟周期该第二本振信号的相位相同，那么本振信号链路由关闭到开启经过了整数倍个第二本振信号的时钟周期，本振信号链路在开启状态的相位是连续的，因此只需要增加控制器即可实现在在本振信号链路随TDD信号切换的过程中相位连续，电路复杂度较低，有效地节省了成本和功耗。

需要说明的是，本申请中的信号处理装置除了可以应用于上述的本振信号链路随TDD信号切换的场景外，还可以应用于其他场景，下面列举其中一种扩展场景。

请参阅图8，图8所示的实施例与上述几个实施例的主要区别有如下几个方面：第一，不同于上述实施例中锁相环路301输出第一本振信号，本实施例中锁相环路301输出的信号也可以是时钟信号(如图8中所示的第一时钟信号)；第二，不同于上述实施例中信号处理装置只包括一个本振信号链路(当然也可以包括多个)，本实施例中信号处理装置也可以支持多条信号链路(如图8所示的第一信号链路和第二信号链路)；第三，不同于上述实施例中控制器303获取TDD信号输出TDD控制信号，本实施例中控制器303也可以获取开关信号并输出开关控制信号，通过该开关控制信号可以同样起到控制多条信号链路开关的作用，并且每条信号链路在随开关控制信号切换的过程中其输出的时钟信号相位连续。

需要说明的是，控制器303中的第一分频器3031和第一触发器3032的处理逻辑与上述图6所示实施例中控制器303的处理逻辑相似，此处不再赘述。此外，对于多个信号链路，每个信号链路中分频器的分频比可以相同也可以不同。如果每个信号链路中分频器的分频比相同，则控制器303中的第一分频器的分频比是每个信号链路中分频器的分频比的整数倍；如果每个信号链路中分频器的分频比不同，则控制器303中的第一分频器3031的分频比可以为每个信号链路中分频器的分频比的最小公倍数倍，例如，第一信号链路中分频器的分频比为2，第二信号链路中的分频比为3，那么控制器303中的第一分频器3031的分频比可以是6或者6的倍数。

本申请实施例还提供了一种信号处理装置，该信号处理装置可以是终端也可以是基站，该信号处理装置用于执行上述实施例中信号处理装置所执行的操作。

当信号处理装置为终端或基站时，图9示出了一种简化的终端或基站的结构示意图。如图9所示，终端或基站包括处理器、存储器、射频电路、天线以及输入输出装置。处理器主要用于对通信协议以及通信数据进行处理，以及对终端或基站进行控制，执行软件程序，处理软件程序的数据等。存储器主要用于存储软件程序和数据。射频电路主要用于基带信号与射频信号的转换以及对射频信号的处理。天线主要用于收发电磁波形式的射频信号。输入输出装置，例如触摸屏、显示屏，键盘等主要用于接收用户输入的数据以及对用户输出数据。需要说明的是，有些种类的终端设备可以不具有输入输出装置。

当终端或基站需要发送数据时，处理器对待发送的数据进行基带处理后，输出基带信号至射频电路，射频电路将基带信号进行射频处理后将射频信号通过天线以电磁波的形式向外发送。当有数据发送到终端或基站时，射频电路通过天线接收到射频信号，将射频信号转换为基带信号，并将基带信号输出至处理器，处理器将基带信号转换为数据并对该数据进行处理。为便于说明，图9中仅示出了一个存储器和处理器。在实际的终端设备产品中，可以存在一个或多个处理器和一个或多个存储器。存储器也可以称为存储介质或者存储设备等。存储器可以是独立于处理器设置，也可以是与处理器集成在一起，本申请实施例对此不做限制。

在本申请实施例中，可以将具有收发功能的天线和射频电路视为终端设备的收发单元，将具有处理功能的处理器视为终端设备的处理单元。如图9所示，终端设备包括收发单元910和处理单元920。收发单元也可以称为收发器、收发机、收发装置等。处理单元也可以称为处理器，处理单板，处理模块、处理装置等。可选的，可以将收发单元910中用于实现接收功能的器件视为接收单元，将收发单元910中用于实现发送功能的器件视为发送单元，即收发单元910包括接收单元和发送单元。收发单元有时也可以称为收发机、收发器、或收发电路等。接收单元有时也可以称为接收机、接收器、或接收电路等。发送单元有时也可以称为发射机、发射器或者发射电路等。

应理解，收发单元910用于执行上述实施例中信号处理装置所执行的操作，具体此处不再赘述。

本实施例中的信号处理装置为终端或基站时，还可以参照图10所示的设备。在图10中，该设备包括处理器1010，发送数据处理器1020，接收数据处理器1030。上述实施例中的信号处理装置可以是图10中的发送数据处理器1020，和/或接收数据处理器1030，并完成相应的功能。

在另一种可能的设计中，当该信号处理装置为射频收发芯片时，该芯片包括至少一个处理器，存储器和收发器，存储器中存储有指令，处理器用于执上述实施例中信号处理装置所执行的操作，具体此处不再赘述。

上面对本申请中的信号处理装置进行了描述，此外，在上述信号处理装置的基础上本申请还提供了一种信号处理方法，下面进行介绍：

本申请的信号处理方法可应用于上述图3、图4、图6和图7任一实施例中的信号处理装置，该信号处理方法具体由控制器执行。

请参阅图11，本申请中信号处理方法的一个实施例包括：

1101、控制器获取第一本振信号。

本实施例中，控制器可以获取来自锁相环路的第一本振信号，关于第一本振信号的描述可以参照上述图3所示实施例中的相关描述，此处不再赘述。

1102、控制器根据第一本振信号输出控制信号至本振信号链路，并通过控制信号控制本振信号链路开启或关闭。

本实施例中，本振信号链路用于获取第一本振信号并对第一本振信号进行分频处理生成第二本振信号，控制器输出控制信号的具体方式可以参照上述图3所示实施例中的相关描述，此处不再赘述。

本申请实施例提供的技术方案中，由于本振信号链路用于对来自PLL的第一本振信号做分频处理得到第二本振信号，而控制器也可以获取来自PLL的第一本振信号并根据该第一本振信号控制本振信号链路的开启或关闭，因此本申请中结合第一本振信号来控制本振信号链路的开启或关闭，可以使得在本振信号链路重新上电时其输出的第二本振信号的相位是可控的，那么也就使得该本振信号链路在开关状态切换的过程中输出的第二本振信号的相位更稳定。

可选地，控制器根据第一本振信号输出控制信号至本振信号链路包括：

控制器根据第一本振信号生成触发信号，触发信号的周期为第二本振信号的时钟周期的整数倍；

控制器根据触发信号输出控制信号至本振信号链路。

可选地，控制器根据第一本振信号生成触发信号包括：

控制器对第一本振信号进行分频处理生成触发信号，控制器的分频比是本振信号链路的分频比的整数倍。

可选地，控制器根据第一本振信号生成触发信号包括：

控制器根据第一本振信号开启循环计数，并在每个循环计数的周期结束时生成触发信号，循环计数的周期为第二本振信号的时钟周期的整数倍。

可选地，第二本振信号的时钟周期为第一本振信号的时钟周期的2*N倍，N为大于或等于1的整数。

可选地，该信号处理方法还包括：

控制器获取时分双工TDD信号；

控制器根据第一本振信号输出控制信号至本振信号链路包括：

控制器根据第一本振信号以及TDD信号输出TDD控制信号至本振信号链路，并通过TDD控制信号控制本振信号链路开启或关闭，控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个第二本振信号的时钟周期。

应理解，本发明实施例中提及的处理器可以是中央处理单元(CentralProcessing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

还应理解，本发明实施例中提及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double DataRate SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，DR RAM)。

需要说明的是，当处理器为通用处理器、DSP、ASIC、FPGA或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件时，存储器(存储模块)集成在处理器中。

应注意，本文描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，read-onlymemory)、随机存取存储器(RAM，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (13)

1.一种信号处理装置，其特征在于，包括：锁相环路PLL、本振信号链路以及控制器，所述PLL的输出端分别与所述本振信号链路的第一输入端以及所述控制器的输入端相连，所述控制器的输出端与所述本振信号链路的第二输入端相连；

所述PLL用于输出第一本振信号至所述本振信号链路以及所述控制器；

所述本振信号链路用于对所述第一本振信号进行分频处理生成第二本振信号；

所述控制器用于根据所述第一本振信号输出控制信号至所述本振信号链路，所述控制信号用于控制所述本振信号链路开启或关闭，当所述控制信号为高电平时所述本振信号链路开启，当所述控制信号为低电平时所述本振信号链路关闭。

2.根据权利要求1所述的信号处理装置，其特征在于，所述控制器包括计数单元和控制单元，其中，所述计数单元的输入端与所述PLL的输出端相连，所述计数单元的输出端与所述控制单元的输入端相连，所述控制单元的输出端与所述本振信号链路的第二输入端相连；

所述计数单元用于获取所述第一本振信号，并根据所述第一本振信号输出触发信号至所述控制单元，所述触发信号的周期是所述第二本振信号的时钟周期的整数倍；

所述控制单元用于根据所述触发信号输出所述控制信号至所述本振信号链路。

3.根据权利要求2所述的信号处理装置，其特征在于，所述计数单元包括第一分频器，所述控制单元包括第一触发器DFF，所述第一分频器的分频比是所述本振信号链路的分频比的整数倍。

4.根据权利要求2所述的信号处理装置，其特征在于，所述计数单元包括循环计数器，所述控制单元包括第二DFF，所述循环计数器根据所述第一本振信号开启循环计数，并在每个循环计数的周期结束时输出触发信号至所述第二DFF，所述循环计数的周期为所述第二本振信号的时钟周期的整数倍。

5.根据权利要求1所述的信号处理装置，其特征在于，所述第二本振信号的时钟周期为所述第一本振信号的时钟周期的2*N倍，所述N为大于或等于1的整数。

6.根据权利要求1所述的信号处理装置，其特征在于，所述本振信号链路包括至少一个缓冲器和第二分频器，所述缓冲器的第一输入端与所述PLL的输出端相连，所述缓冲器的输出端与所述第二分频器的第一输入端相连，所述控制器的输出端与所述缓冲器的第二输入端和所述第二分频器的第二输入端相连；

所述缓冲器用于获取所述第一本振信号以及所述控制信号，若所述控制信号用于控制所述本振信号链路开启，则所述缓冲器传输所述第一本振信号至所述第二分频器，若所述控制信号用于控制所述本振信号链路关闭，则所述缓冲器锁定所述第一本振信号，并将锁定后的第一本振信号传输至所述第二分频器；

所述第二分频器用于对所述第一本振信号进行分频处理生成第二本振信号。

7.根据权利要求1至6中任一项所述的信号处理装置，其特征在于，所述控制器还用于获取时分双工TDD信号，所述控制器用于根据所述第一本振信号输出控制信号至所述本振信号链路包括：

所述控制器根据所述第一本振信号以及所述TDD信号输出TDD控制信号至所述本振信号链路，所述TDD控制信号用于控制所述本振信号链路开启或关闭，所述控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个所述第二本振信号的时钟周期。

8.一种信号处理方法，其特征在于，所述方法包括：

控制器获取来自锁相环路PLL的第一本振信号；

所述控制器根据所述第一本振信号输出控制信号至本振信号链路，并通过所述控制信号控制所述本振信号链路开启或关闭，所述本振信号链路用于获取来自所述PLL的所述第一本振信号并对所述第一本振信号进行分频处理生成第二本振信号，当所述控制信号为高电平时所述本振信号链路开启，当所述控制信号为低电平时所述本振信号链路关闭。

9.根据权利要求8所述的方法，其特征在于，所述控制器根据所述第一本振信号输出控制信号至本振信号链路包括：

所述控制器根据所述第一本振信号生成触发信号，所述触发信号的周期为所述第二本振信号的时钟周期的整数倍；

所述控制器根据所述触发信号输出所述控制信号至所述本振信号链路。

10.根据权利要求9所述的方法，其特征在于，所述控制器根据所述第一本振信号生成触发信号包括：

所述控制器对所述第一本振信号进行分频处理生成所述触发信号，所述控制器的分频比是所述本振信号链路的分频比的整数倍。

11.根据权利要求9所述的方法，其特征在于，所述控制器根据所述第一本振信号生成触发信号包括：

所述控制器根据所述第一本振信号开启循环计数，并在每个循环计数的周期结束时生成触发信号，所述循环计数的周期为所述第二本振信号的时钟周期的整数倍。

12.根据权利要求8所述的方法，其特征在于，所述第二本振信号的时钟周期为所述第一本振信号的时钟周期的2*N倍，所述N为大于或等于1的整数。

13.根据权利要求8至12中任一项所述的方法，其特征在于，所述方法还包括：

所述控制器获取时分双工TDD信号；

所述控制器根据所述第一本振信号输出控制信号至本振信号链路包括：

所述控制器根据所述第一本振信号以及所述TDD信号输出TDD控制信号至所述本振信号链路，并通过所述TDD控制信号控制所述本振信号链路开启或关闭，所述控制器输出的每相邻两个相同的TDD控制信号之间相隔整数倍个所述第二本振信号的时钟周期。

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