CN107547082B - 用于数字系统中时钟合成器的1-16和1.5-7.5分频器 - Google Patents

Abstract

分频器单元具有被配置为以奇整数分频的数字分频器和耦接至数字分频器的输出的倍增频率的双边沿触发的单稳态触发器。分频器单元可被配置为以至少可选自1.5、2.5、3.5的非整数比的可配置比对输入频率分频。在实施例中，分频器单元依赖于电路延迟以确定输出脉冲宽度，在其他实施例中，输出脉冲宽度由时钟信号确定。在实施例中，单元可被配置为以至少可选自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整数比和包括2、4、6、8的许多整数比的可配置比对输入频率分频。在实施例中，数字分频器可被配置为为单稳态触发器提供50％占空比。

Description

用于数字系统中时钟合成器的1-16和1.5-7.5分频器

技术领域

本发明涉及在锁相环时钟产生子系统中有用的分频器。

背景技术

用于数字集成电路的锁相环时钟产生系统通常接收参考频率，并将参考频率以第一常数划分以为相位检测器提供第一输入。本地振荡器信号以第二常数划分以为相位检测器提供第二输入；相位检测器的输出控制本地振荡器的频率。然后，划分本地振荡器信号以提供用于数字集成电路的时钟信号。

用于数字集成电路的时钟频率合成子系统的计数器通常在电路的最快开关装置之中；锁相环中计数器的划分比的灵活性通常是可取的，原因是这许可对较大范围的参考频率的锁定同时潜在地许可本地振荡器的较慢工作。

发明内容

在实施例中，分频器单元具有可配置为以奇整数分频的数字分频器，以及耦接至数字分频器的输出的倍增频率的双边沿触发的单稳态触发器(one-shot)。分频器单元可被配置为以至少可选自1.5、2.5和3.5的非整数比的可配置比对输入频率分频。在实施例中，分频器单元依赖于电路延迟以确定输出脉冲宽度，在其他实施例中，输出脉冲宽度由时钟信号确定。在实施例中，单元可被配置为以至少可选自1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比和包括2、4、6和8的多个整数比的可配置比对输入频率分频。在实施例中，数字分频器可被配置为为单稳态触发器提供50％占空比。

在另一实施例中，以可选自至少包括1.5、2.5和3.5的非整数比的组的非整数比对输入频率分频以提供输出的方法，包括以奇整数对时钟信号分频以产生中间信号频率；以及将中间信号频率乘以2。

附图说明

图1是例如可用于数字IC的时钟产生的锁相环频率合成子系统的框图。

图2是可用于图1的锁相环频率合成子系统的多比例(multiple-ratio)计数器的框图。

图3是可用于图2的计数器的50％占空比三分频电路的示意图。

图4示出图3的分频器的示例波形。

图5是可用于图2的计数器的倍频器的示意图。

图6A是可用于图2的计数器的可选倍增器的示意图。

图6B是可用于图2的计数器的可选倍增器的示意图。

图6C是可用于图2的计数器的可选倍增器的示意图。

图7是可用于图1的锁相环频率合成子系统的可选多比例计数器的框图。

具体实施方式

锁相环时钟频率合成子系统具有示于图1的通用架构。将参考时钟101提供至输入分频器102，分频器102的输出耦接至相位检测器104。相位检测器104提供控制信号经过低通滤波器105至电压控制的振荡器106。电压控制的振荡器106的输出经过第二分频器108耦接至相位检测器104的第二输入。电压控制的振荡器106的输出还直接地或经过可选输出分频器110驱动时钟输出112。

通过示于图1的类型的电路，输入分频器102、反馈分频器108和可选的输出分频器110的划分比的灵活性有助于许可时钟频率合成子系统在宽范围的输入参考频率和期望的输出频率组合下工作。我们已经开发允许比现有设计更加灵活的划分比的新的高速分频器阶段200(图2)。

分频器200接收由门控时钟树电路202缓冲的输入或原始时钟信号201。除非通过在3:1输出多路复用器226处选择原始时钟信号201而将分频器设为单位1的分频比，门控时钟树电路202将时钟提供至四个分频器(第一分频器204、第二分频器206、第三分频器208和第四分频器210)中的一个。第一分频器204是简单的二分频器。第二分频器206是三分频器。第三分频器208是可配置为五分频、七分频或九分频的可编程分频器。第四分频器210是可配置为11分频、13分频或15分频的可编程分频器。第一3:1多路复用器212从奇数分频器206、208和210中选择输出，且第一分频器204的输出馈入第五分频器214，第五分频器214是二分频器。第二3:1多路复用器216从第一3:1多路复用器212的输出以及第一分频器204和第五分频器214的输出选择。

除了第二3:1多路复用器216，第一3:1多路复用器212的输出还驱动倍频器218。

第二3:1多路复用器216的输出驱动二分频的第六分频器220，第六分频器220接下来驱动二分频的第七分频器222；第三3:1多路复用器224用于从第二3:1多路复用器216和第六与第七分频器220和222的输出选择。最后，3:1输出多路复用器226用于在第三3:1多路复用器224的输出与倍频器218的输出、和原始时钟之间选择以提供整体分频器输出228。

通过配置门控时钟树202并设置第一、第二和第三3:1多路复用器212、216和224和3:1输出多路复用器226，图2的分频器可配置为以从1到16的任意整数和包括18、20、22、26、28、30、36、44、52和60的任意整数进行分频。

在实施例中，奇数分频器206、208和210用于提供50％占空比或方波输出。图3示出可用作实施例中三分频器206的奇数三分频的分频器300。分频器包括时钟缓冲器302以提供本地缓冲的时钟。第一和第二分频器边沿触发的触发器304、306用于在本地缓冲的时钟的第一边沿(实施例中的正边沿)触发，而第三边沿触发的触发器308用于在本地缓冲的时钟的相对的边沿(实施例中的下降沿)触发。可以使用其他时钟布置，包括每个触发器接收真正且互补时钟信号的布置。组合逻辑310将反馈提供至分频器300。如图4所示，组合逻辑312和第三边沿触发的触发器308用作下降沿扩展器以将来自分频器的输出扩展额外半个周期，以在分频器输出314处提供50％额定占空比。在实施例中，为每个触发器提供重置信号(未示出)，或者反馈组合逻辑310具有重置输入(未示出)，以便分频器可以被初始化为定值，从而使测试计数器简单。其他奇数分频器(例如第三分频器208和第四分频器210)可以使用相似的技术以与分频器300相似的方式实现方波输出，如果此功能没有被嵌入至倍频器218中。

在实施例中，倍频器218是双边沿触发的单稳态触发器(one-shot)500，如图5所示。在此电路中，非延迟的输入时钟501提供至异或(XOR)门503的第一输入。可包含电容性负载(未示出)并由非延迟的输入时钟501馈入的反相器502、504、506和508的延迟线提供至XOR门503的第二输入。XOR门经过对倍增器输出加载所需的任何时钟缓冲电路来驱动倍增器输出510。图5的单稳态触发器电路提供取决于电路延迟的脉冲宽度。

在可选实施例中，原始时钟信号201用作高速时钟以驱动示于图6A的数字倍增器600。原始时钟602由缓冲器604缓冲并由反相器606反相，或经过非重叠的真实且互补时钟驱动器(未示出)缓冲，以分别提供真实608和互补610本地时钟。来自第一3:1多路复用器212的输出被输入至数字倍增器600作为待被分频的时钟612并被输入至由两个边沿触发的触发器614、616形成的正边沿触发的延迟线。提供组合逻辑618以在触发器614、616的1-0内容(content)上提供一个原始时钟周期的脉冲，其发生于待被分频的时钟612的上升沿。正边沿触发的延迟线被分接以馈入由两个触发器620、622形成的负边沿触发的延迟线，且提供组合逻辑624以在触发器620、622的0-1内容上产生一个原始时钟周期的脉冲，其发生于待被分频的时钟612的上升沿，具有额外半个周期延迟。来自组合逻辑624和618的脉冲在逻辑626中组合以提供输出时钟628。此外，图6A的数字双边沿触发的单稳态触发器提供主要取决于原始时钟频率和分频器配置的倍增频率脉冲宽度和占空比，且比图5的实施例对电路延迟更加不敏感。

在可选实施例中，至负边沿触发的触发器620的输入耦合至待被分频的时钟612而不是正边沿触发的触发器614的输出。在实施例中，可以为图6A的触发器614、616、620、622提供重置电路。

在可选实施例中，如图6B所示，原始时钟信号201用作高速时钟以驱动数字倍增器650。原始时钟652由缓冲器654缓冲并由反相器656反相，或经过非重叠的真实且互补时钟驱动器(未示出)缓冲，以分别提供真实658和互补660本地时钟。来自第一3:1多路复用器212的输出被输入至数字倍增器650作为待被倍增的时钟662，并被输入至由两个边沿触发的触发器654、656形成的正边沿触发的延迟线。提供组合逻辑658以在触发器664、666的1-1内容上提供逻辑“1”，其发生于待被分频的时钟662的上升沿之后的2个周期。待被倍增的时钟652还馈入由两个触发器670、672形成的负边沿触发的延迟线，且提供组合逻辑674以在触发器670、672的0-0内容上产生逻辑“1”，其发生于待被倍增的时钟662的下降沿之后的2个周期。来自组合逻辑674和668的脉冲在逻辑676中组合以提供输出时钟678(无论触发器是否670、672不是0-0或触发器664、666是否不是1-1，输出时钟678都提供脉冲)。由触发器664、666形成的正边沿触发的移位寄存器和由触发器670、672形成的负边沿触发的移位寄存器的长度可以根据待被分频的时钟662处的预期的频率来调整，以在倍增时钟输出678处提供合理对称的波形；较短的移位寄存器提供在待被倍增的时钟662的较高频率下的操作，而较长的移位寄存器在待被倍增的时钟662的较低频率下给出较长的脉冲输出和更近似对称的输出波形。

在可选实施例中，如图6C所示，原始时钟信号201用作高速时钟原始时钟683以驱动数字倍增器681。原始时钟683由缓冲器685缓冲并由反相器687反相，或经过非重叠的真实且互补时钟驱动器(未示出)缓冲，以分别提供真实689和互补691本地时钟。来自第一3:1多路复用器212的输出被输入至数字倍增器681作为待被倍增的时钟693并被输入至由N加2边沿触发的触发器695、697、699形成的正边沿触发的延迟线，其中N是大于0的整数且由设计者根据输出倍增时钟的对称性要求和原始时钟683与待被倍增的时钟693之间的最大分频比来确定。相似地，待被倍增的时钟693还馈入由N加2触发器671、673、675形成的负边沿触发的延迟线。

将由触发器695、697、699形成的正边沿触发的延迟线和负边沿触发的延迟线671、673、675的输出，与配置信息679一起，提供至组合逻辑阵列677。配置信息679指示由先前的分频器(例如第二、第三和第四分频器206、208、210的组合)和第一3:1多路复用器212实施的待被倍增的时钟683和原始时钟683之间的分频比。通过检测正边沿触发的和负边沿触发的延迟线中的那些边沿，组合逻辑阵列677在待被倍增的时钟683的上升沿和下降沿上提供时钟输出679上的脉冲，时钟输出679上的每个脉冲的宽度是由配置信息679确定的长度。

在分频器的可选实施例250(图7)中，分频器250接收由门控时钟树电路252缓冲的输入或原始时钟信号251。除非通过在3:1输出多路复用器276处选择原始时钟信号251而将分频器设置为单位1的分频比，门控时钟树电路272将时钟提供至四个分频器(第一分频器254、第二分频器256、第三分频器258、第四分频器260)中的一个。第一分频器254是简单的二分频器。第二分频器256是三分频器。第三分频器258是可配置为5分频、7分频或9分频的可编程分频器。第四分频器260是可配置为11分频、13分频或15分频的可编程分频器。第一3:1多路复用器262从奇数分频器256、258和260中选择输出，且第一分频器254的输出馈入第五分频器264，第五分频器264是二分频器。第二3:1多路复用器266从第一3:1多路复用器262的输出、和第一分频器254与第五分频器264的输出选择。

图7的实施例与图2的实施例的不同之处在于：提供三个分离的倍频器电路279、280和282，而不是单个倍频器电路280，并且提供附加的倍增器选择3:1多路复用器284(其在特别的实施例中具有与第一3:1多路复用器262相同的控制输入)以在每个倍频器电路279、280、282的输出之间选择。优化倍频器电路279以在高频下工作以具有窄脉冲输出，大概近似于原始时钟251的频率的1/1.5的频率下的方波。优化倍频器电路280以在中频范围下工作，以给出原始时钟251的频率的1/3.5的频率下的近似方波输出。优化倍频器电路282以在较低频率下工作，以给出原始时钟251的频率的1/6.5的频率下的近似方波输出。

第二3:1多路复用器266的输出驱动二分频的第六分频器270，第六分频器270接下来驱动二分频的第七分频器272；第三3:1多路复用器274用于从第二3:1多路复用器266和第六与第七分频器270和272的输出选择。最后，3:1输出多路复用器276用于在第三3:1多路复用器274的输出与多路复用器284(其选择有源倍频器279、280、282)的输出和原始时钟之间选择以提供整体分频器输出278。

通过配置门控时钟树252并设置第一、第二、第三3:1多路复用器262、266、274、倍增器选择3:1多路复用器284和3:1输出多路复用器276，图7的分频器可配置为以从1至16的任意整数以及包括18、20、22、26、28、30、36、44、52、60的其他整数进行分频。

倍频器279、280、282的附加许可以1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整数分频比进行分频，和以1至16的任意整数以及包括18、20、22、26、28、30、36、44、52、60的其他整数进行分频的分频器的配置。

对由奇数分频(如在此描述的用于3和15之间的奇数分频比)产生的倍增频率的模拟(图5)或数字(图6A、6B或6C)双边沿触发的单稳态触发器的使用可以被简化以用于3和7之间的比例，或者被外推到3和31之间、3和63之间、或者更大的比例。此外，图2的分频器可以具有附加的分频阶段以许可以比60大的因子的分频。

组合

设计的各种特征可以以搭配的方式组合，其中预见的组合包括：

指定的分频器单元A包括：数字分频器，用于以奇整数分频；以及双边沿触发的单稳态触发器，耦接至数字分频器的输出的倍增频率；分频器单元可被配置为以至少可选自1.5、2.5和3.5的非整数比的可配置比对输入频率分频。

指定的分频器单元AA包括指定的分频器单元A；其中双边沿触发的单稳态触发器依赖于电路延迟以确定脉冲宽度。

指定的分频器单元AB包括指定的分频器单元A；其中双边沿触发的单稳态触发器是其中脉冲宽度由时钟信号确定的数字单稳态触发器。

指定的分频器单元AC包括指定的分频器单元A、AA或AB，其中分频器可被配置为以至少可选自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整数比的可配置比对输入频率分频。

指定的分频器单元AD包括指定的分频器单元A、AA、AB或AC，其中分频器可被配置为以可选自包括2、4、6、8的多个整数比和非整数比的可配置比对输入频率分频。

锁相环时钟合成子系统包括指定的分频器A、AA、AB、AC或AD。

指定的分频器单元AE包括指定的分频器单元A、AA、AB、AC或AD，其中分频器可被配置为使得双边沿触发的单稳态触发器接收具有50％占空比的N分频阶段的输出，其中N是可选自至少包括3和5的组的奇整数。

指定的以可选自至少包括1.5、2.5、3.5的非整数比的组的非整数比对输入频率分频以提供输出的方法B，包括以奇整数对时钟信号分频以产生中间信号频率；以及将中间信号频率乘以2。

指定的方法BA包括指定的方法B，其中输出的脉冲宽度由以中间频率的上升沿和下降沿触发的单稳态触发器电路中的电路延迟确定。

指定的方法BB包括指定的方法B，其中输出的脉冲宽度由时钟信号确定。

在不脱离其范围的情况下，可以对上述方法和系统做出改变。因此，应该注意的是，在上述描述中包含的或在附图中示出的方式，应该被理解为说明性的且不具有限制意义。所附权利要求旨在覆盖在此描述的所有通用和特定特征，以及本方法和本系统的范围的在语言上的所有声明应被认为落入其间。

Claims (6)

1.一种分频器系统，被配置为具有分频器系统输出的门控时钟，所述分频器系统包括：

第一分频器，被配置为以选自5、7或9的可选分频进行分频，且具有方波输出；

所述第一分频器被耦合以驱动倍频器，所述倍频器被耦合以利用具有由数字时钟的边沿确定的宽度的脉冲来驱动输出，

所述倍频器包括：

具有数据输入的第一触发器，被耦合以接收所述第一分频器的输出并被配置以在数字时钟的上升沿触发；

具有数据输入的第二触发器，被耦合以接收数据输入，并被耦合以接收所述第一分频器的输出并被配置以在所述数字时钟的下降沿触发；以及

异或门，被耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出；

三分频器，具有方波输出并被耦合以驱动第二倍频器；

门控时钟树，被耦合以将门控时钟提供至所述第一分频器和所述三分频器中的选择的一个，其中所述第一分频器和所述三分频器中的未选择的一个接收静态时钟；以及

多路复用电路，被适配以至少从所述三分频器的输出、所述第二倍频器的输出和所述第一分频器的输出中选择所述分频器系统输出。

2.根据权利要求1所述的分频器系统，其中，所述第二倍频器包括：

具有数据输入的第一触发器，被耦合以接收三分频器的输出并被配置以在门控时钟树的输出的上升沿触发；

具有数据输入的第二触发器，被耦合以接收数据输入，并耦合以接收所述三分频器的输出并被配置以在所述门控时钟树的输出的下降沿触发；以及

异或门，被耦合以接收来自所述第一触发器的输出和来自所述第二触发器的输出。

3.一种分频器系统，包括：

数字分频器，可被配置为以奇整数分频并具有方波输出；以及

双边沿触发的单稳态触发器，耦接至所述数字分频器的方波输出的倍增频率；

其中所述分频器系统可被配置为以至少可选自1.5、2.5和3.5的非整数比的可配置比对输入频率分频；

其中，所述分频器系统包括：子分频器，至少包括第一分频器和第二分频器；门控时钟树，被耦合以将门控时钟提供至所述子分频器中的选择的一个，其中所述子分频器中的未选择的一个接收静态时钟；以及，多路复用电路，被适配以至少从所述第一分频器的输出、所述双边沿触发的单稳态触发器的输出和所述第二分频器的输出中选择所述分频器系统输出。

4.根据权利要求3所述的分频器系统，其中，所述双边沿触发的单稳态触发器依赖于电路延迟以确定脉冲宽度。

5.根据权利要求4所述的分频器系统，其中，所述分频器可被配置为以至少可选自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整数比的可配置比对所述输入频率分频。

6.根据权利要求5所述的分频器系统，其中，所述分频器可配置为使得所述双边沿触发的单稳态触发器接收具有50％占空比的N分频阶段的输出，其中N是可选自至少包括3和5的组中的奇整数。