TW201801477A - 用於數位系統中時鐘合成器的１－１６＆１．５－７．５分頻器 - Google Patents

Abstract

分頻器單元具有被配置為以奇整數分頻的數位分頻器和耦接至數位分頻器的輸出的倍增頻率的雙邊沿觸發的單穩態觸發器。分頻器單元可被配置為以至少可選自1.5、2.5、3.5的非整數比的可配置比對輸入頻率分頻。在實施例中，分頻器單元依賴於電路延遲以確定輸出脈衝寬度，在其他實施例中，輸出脈衝寬度由時鐘信號確定。在實施例中，單元可被配置為以至少可選自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整數比和包括2、4、6、8的許多整數比的可配置比對輸入頻率分頻。在實施例中，數位分頻器可被配置為為單穩態觸發器提供50%工作週期。

Description

用於數位系統中時鐘合成器的1-16&1.5-7.5分頻器

本發明涉及一種分頻器，特別是在鎖相環時鐘生成子系統中有用的分頻器。

一用於數位積體電路的鎖相環時鐘生成系統通常作為接收參考頻率，並將參考頻率以第一常數劃分以為相位檢測器提供第一輸入。一本地振盪器信號以第二常數劃分以為相位檢測器提供第二輸入；相位檢測器的輸出控制本地振盪器的頻率。然後，劃分本地振盪器信號以提供用於數位積體電路的時鐘信號。

用於數位積體電路的時鐘頻率合成子系統的計數器通常為電路的最快開關裝置；鎖相環中計數器的劃分比的靈活性通常是可取的，原因是這許可對較大範圍的參考頻率的鎖定同時潛在地許可本地振盪器作較慢操作。

在一實施例中，分頻器單元具有可配置為以奇整數分頻的數位分頻器，以及耦接至數位分頻器的輸出的倍增頻率的雙邊緣觸發的單穩態觸發器(one-shot)。分頻器單元可被配置為以至少可選自1.5、2.5和3.5的非整數比的可配置比對輸入頻率分頻。在實施例中，分頻器單元依賴於電路延遲以確定輸出脈衝寬度，在其他實施例中，輸出脈衝寬度由時鐘信號確定。在實施例中，單元可被配置為以至少可選自1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整數比和包括2、4、6和8的多個整數比的可配置比對輸入頻率分頻。在實施例中，數位分頻器可被配置為單穩態觸發器提供50%工作週期。

在另一實施例中，以可選自至少包括1.5、2.5和3.5的非整數比的組中的非整數比對輸入頻率分頻以提供輸出的方法，包括以奇整數分頻時鐘信號以產生中間信號頻率；以及將中間信號頻率乘以2。

102‧‧‧分頻器

104‧‧‧相位檢測器

105‧‧‧低通濾波器

106‧‧‧振盪器

108‧‧‧第二分頻器

110‧‧‧輸出分頻器

200‧‧‧分頻器

201‧‧‧原始時鐘信號

204‧‧‧第一分頻器

206‧‧‧第二分頻器

208‧‧‧第三分頻器

210‧‧‧第四分頻器

212‧‧‧第一3：1多工器

214‧‧‧第五分頻器

216‧‧‧第二3：1多工器

218‧‧‧倍頻器

220‧‧‧第六分頻器

222‧‧‧第七分頻器

224‧‧‧第三3：1多工器

226‧‧‧3：1輸出多工器

228‧‧‧分頻器輸出

300‧‧‧分頻器

302‧‧‧時鐘緩衝器

304、306、308‧‧‧觸發器

310、312‧‧‧組合邏輯

314‧‧‧分頻器輸出

500‧‧‧單穩態觸發器(one-shot)

503‧‧‧XOR閘

502、504、506和508‧‧‧反相器

510‧‧‧倍增器輸出

600‧‧‧數位倍增器

602‧‧‧原始時鐘

604‧‧‧緩衝器

606‧‧‧反相器

608‧‧‧真實本地時鐘

610‧‧‧互補本地時鐘

612‧‧‧被分頻的時鐘

614、616‧‧‧觸發器

618‧‧‧組合邏輯

620、622‧‧‧觸發器

624‧‧‧組合邏輯

626‧‧‧邏輯

628‧‧‧輸出時鐘

650‧‧‧數位倍增器

652‧‧‧原始時鐘

654緩衝‧‧‧緩衝器

656‧‧‧反相器

658‧‧‧真實本地時鐘

660‧‧‧互補本地時鐘

662‧‧‧被倍增的時鐘

654、656‧‧‧觸發器

658‧‧‧組合邏輯

664、666‧‧‧觸發器

670、672‧‧‧觸發器

674‧‧‧組合邏輯

668‧‧‧組合邏輯

676‧‧‧邏輯

678‧‧‧輸出時鐘

683‧‧‧原始時鐘

681‧‧‧數位倍增器

685‧‧‧緩衝器

687‧‧‧反相器

689‧‧‧真實本地時鐘

691‧‧‧互補本地時鐘

693‧‧‧被倍增的時鐘

695、697、699‧‧‧觸發器

圖1是例如可用於數位IC的時鐘產生的鎖相環頻率合成子系統的方塊圖。

圖2是可用於圖1的鎖相環頻率合成子系統的多比例(multiple-ratio)計數器的方塊圖。

圖3是可用於圖2的計數器的50%工作週期三分頻電路的示意圖。

圖4顯示圖3的分頻器的示例波形。

圖5是可用於圖2的計數器的倍頻器的示意圖。

圖6A是可用於圖2的計數器的可選倍增器的示意圖。

圖6B是可用於圖2的計數器的可選倍增器的示意圖。

圖6C是可用於圖2的計數器的可選倍增器的示意圖。

圖7是可用於圖1的鎖相環頻率合成子系統的可選多比例計數器的方塊圖。

鎖相環時鐘頻率合成子系統具有示於圖1的通用架構。將參考時 鐘101提供至輸入分頻器102，分頻器102的輸出耦接至相位檢測器104。相位檢測器104提供一控制信號經過低通濾波器105至電壓控制的振盪器106。電壓控制的振盪器106的輸出經過第二分頻器108耦接至相位檢測器104的第二輸入。電壓控制的振盪器106的輸出還直接地或經過可選輸出分頻器110驅動時鐘輸出112。

通過示於圖1的類型的電路，輸入分頻器102、回饋分頻器108和可選的輸出分頻器110的劃分比的靈活性有助於許可時鐘頻率合成子系統在寬範圍的輸入參考頻率和期望的輸出頻率組合下工作。我們已經開發允許比現有設計更加靈活的劃分比的新的高速分頻器級200(圖2)。

分頻器200接收由閘控制時鐘樹電路202緩衝的輸入或原始時鐘信號201。除非通過在3：1輸出多工器226處選擇原始時鐘信號201而將分頻器設為單位1的分頻比，閘控制時鐘樹電路202將時鐘提供至四個分頻器(第一分頻器204、第二分頻器206、第三分頻器208和第四分頻器210)中的一個。第一分頻器204是簡單的二分頻器。第二分頻器206是三分頻器。第三分頻器208是可配置為五分頻、七分頻或九分頻的可程式設計分頻器。第四分頻器210是可配置為11分頻、13分頻或15分頻的可程式設計分頻器。第一3：1多工器212從奇數分頻器206、208和210中選擇輸出，且第一分頻器204的輸出饋入第五分頻器214，第五分頻器214是二分頻器。第二3：1多工器216從第一3：1多工器212的輸出以及第一分頻器204和第五分頻器214的輸出選擇。

除了第二3：1多工器216，第一3：1多工器212的輸出還驅動倍頻器218。

第二3：1多工器216的輸出驅動二分頻的第六分頻器220，第六分頻器220接下來驅動二分頻的第七分頻器222；第三3：1多工器224用於從第二3：1多工器216和第六與第七分頻器220和222的輸出選擇。最後，3：1輸出多工器226用於在第三3：1多工器224的輸出與倍頻器218的輸出、和原始時鐘之間選擇以提供整體分頻器輸出228。

通過配置閘控制時鐘樹202並設置第一、第二和第三3：1多工器212、216和224和3：1輸出多工器226，圖2的分頻器可配置為以從1到16的任意整數和包括18、20、22、26、28、30、36、44、52和60的任意整數進行分頻。

在實施例中，奇數分頻器206、208和210用於提供50%工作週期或方波輸出。圖3顯示可用作實施例中三分頻器206的奇數三分頻的分頻器300。分頻器包括時鐘緩衝器302以提供本地緩衝的時鐘。第一和第二分頻器邊沿觸發的觸發器304、306用於在本地緩衝的時鐘的第一邊沿(實施例中的正邊沿)觸發，而第三邊沿觸發的觸發器308用於在本地緩衝的時鐘的相對的邊沿(實施例中的下降沿)觸發。可以使用其他時鐘佈置，包括每個觸發器接收真正且互補時鐘信號的佈置。組合邏輯310將回饋提供至分頻器300。如圖4所示，組合邏輯312和第三邊沿觸發的觸發器308用作下降沿擴展器以將來自分頻器的輸出擴展額外半個週期，以在分頻器輸出314處提供50%額定工作週期。在實施例中，為每個觸發器提供重置信號(未顯示)，或者回饋組合邏輯310具有重置輸入(未顯示)，以便分頻器可以被初始化為定值，從而使測試計數器變簡單。如果此功能沒有被嵌入至倍頻器218中，其他奇數分頻器(例如第三分頻器208和第四分頻器210)可以使用相似的技術以與分頻器300相似的方式實現方波輸出。

在實施例中，倍頻器218是雙邊沿觸發的單穩態觸發器(one-shot)500，如圖5所示。在此電路中，非延遲的輸入時鐘501提供至互斥或(XOR)閘503的第一輸入。可包含電容性負載(未顯示)並由非延遲的輸入時鐘501饋入的反相器502、504、506和508的延遲線提供至XOR閘503的第二輸入。XOR門經過對倍增器輸出載入所需的任何時鐘緩衝電路來驅動倍增器輸出510。圖5的單穩態觸發器電路提供取決於電路延遲的脈衝寬度。

在可選實施例中，原始時鐘信號201用作高速時鐘以驅動示於圖6A的數位倍增器600。原始時鐘602由緩衝器604緩衝並由反相器606反相， 或經過非重疊的真實且互補時鐘驅動器(未顯示)緩衝，以分別提供真實608和互補610本地時鐘。來自第一3：1多工器212的輸出被輸入至數位倍增器600作為待被分頻的時鐘612並被輸入至由兩個邊沿觸發的觸發器614、616形成的正邊沿觸發的延遲線。提供組合邏輯618以在觸發器614、616的1-0內容(content)上提供一個原始時鐘週期的脈衝，其發生於待被分頻的時鐘612的上升沿。正邊沿觸發的延遲線被分接以饋入由兩個觸發器620、622形成的負邊沿觸發的延遲線，且提供組合邏輯624以在觸發器620、622的0-1內容上產生一個原始時鐘週期的脈衝，其發生於待被分頻的時鐘612的上升沿，具有額外半個週期延遲。來自組合邏輯624和618的脈衝在邏輯626中組合以提供輸出時鐘628。此外，圖6A的數位雙邊沿觸發的單穩態觸發器提供主要取決於原始時鐘頻率和分頻器配置的倍增頻率脈衝寬度和工作週期，且比圖5的實施例對電路延遲更加不敏感。

在可選實施例中，至負邊沿觸發的觸發器620的輸入耦合至待被分頻的時鐘612而不是正邊沿觸發的觸發器614的輸出。在實施例中，可以為圖6A的觸發器614、616、620、622提供重置電路。

在可選實施例中，如圖6B所示，原始時鐘信號201用作高速時鐘以驅動數位倍增器650。原始時鐘652由緩衝器654緩衝並由反相器656反相，或經過非重疊的真實且互補時鐘驅動器(未顯示)緩衝，以分別提供真實658和互補660本地時鐘。來自第一3：1多工器212的輸出被輸入至數位倍增器650作為待被倍增的時鐘662，並被輸入至由兩個邊沿觸發的觸發器654、656形成的正邊沿觸發的延遲線。提供組合邏輯658以在觸發器664、666的1-1內容上提供邏輯“1”，其發生於待被分頻的時鐘662的上升沿之後的2個週期。待被倍增的時鐘652還饋入由兩個觸發器670、672形成的負邊沿觸發的延遲線，且提供組合邏輯674以在觸發器670、672的0-0內容上產生邏輯“1”，其發生於待被倍增的時鐘662的下降沿之後的2個週期。來自組合邏輯674和668的脈衝在邏輯676中組合以提供輸出時鐘678(無論觸發器是否670、672不是0-0或觸發器664、666是否不是1-1，輸出時鐘678都提供脈衝)。由觸發器664、666形成的正邊沿觸發的移位暫存器和由觸發器670、672形成的負邊沿觸發的 移位暫存器的長度可以根據待被分頻的時鐘662處的預期的頻率來調整，以在倍增時鐘輸出678處提供合理對稱的波形；較短的移位暫存器提供在待被倍增的時鐘662的較高頻率下的操作，而較長的移位暫存器在待被倍增的時鐘662的較低頻率下給出較長的脈衝輸出和更近似對稱的輸出波形。

在可選實施例中，如圖6C所示，原始時鐘信號201用作高速時鐘原始時鐘683以驅動數位倍增器681。原始時鐘683由緩衝器685緩衝並由反相器687反相，或經過非重疊的真實且互補時鐘驅動器(未顯示)緩衝，以分別提供真實689和互補691本地時鐘。來自第一3：1多工器212的輸出被輸入至數位倍增器681作為待被倍增的時鐘693並被輸入至由N加2邊沿觸發的觸發器695、697、699形成的正邊沿觸發的延遲線，其中N是大於0的整數且由設計者根據輸出倍增時鐘的對稱性要求和原始時鐘683與待被倍增的時鐘693之間的最大分頻比來確定。相似地，待被倍增的時鐘693還饋入由N加2觸發器671、673、675形成的負邊沿觸發的延遲線。

將由觸發器695、697、699形成的正邊沿觸發的延遲線和負邊沿觸發的延遲線671、673、675的輸出，與配置資訊679一起，提供至組合邏輯陣列677。配置資訊679指示由先前的分頻器(例如第二、第三和第四分頻器206、208、210的組合)和第一3：1多工器212實施的待被倍增的時鐘683和原始時鐘683之間的分頻比。通過檢測正邊沿觸發的和負邊沿觸發的延遲線中的那些邊沿，組合邏輯陣列677在待被倍增的時鐘683的上升沿和下降沿上提供時鐘輸出679上的脈衝，時鐘輸出679上的每個脈衝的寬度是由配置資訊679確定的長度。

在分頻器的可選實施例250(圖7)中，分頻器250接收由閘控制時鐘樹電路252緩衝的輸入或原始時鐘信號251。除非通過在3：1輸出多工器276處選擇原始時鐘信號251而將分頻器設置為單位1的分頻比，閘控制時鐘樹電路272將時鐘提供至四個分頻器(第一分頻器254、第二分頻器256、第三分頻器258、第四分頻器260)中的一個。第一分頻器254是簡單的二分頻器。第二分頻器256是三分頻器。第三分頻器258是可配置為5分頻、7分頻或9分頻 的可程式設計分頻器。第四分頻器260是可配置為11分頻、13分頻或15分頻的可程式設計分頻器。第一3：1多工器262從奇數分頻器256、258和260中選擇輸出，且第一分頻器254的輸出饋入第五分頻器264，第五分頻器264是二分頻器。第二3：1多工器266從第一3：1多工器262的輸出、和第一分頻器254與第五分頻器264的輸出選擇。

圖7的實施例與圖2的實施例的不同之處在於：提供三個分離的倍頻器電路279、280和282，而不是單個倍頻器電路280，並且提供附加的倍增器選擇3：1多工器284(其在特別的實施例中具有與第一3：1多工器262相同的控制輸入)以在每個倍頻器電路279、280、282的輸出之間選擇。優化倍頻器電路279以在高頻下工作以具有窄脈衝輸出，大概近似於原始時鐘251的頻率的1/1.5的頻率下的方波。優化倍頻器電路280以在中頻範圍下工作，以給出原始時鐘251的頻率的1/3.5的頻率下的近似方波輸出。優化倍頻器電路282以在較低頻率下工作，以給出原始時鐘251的頻率的1/6.5的頻率下的近似方波輸出。

第二3：1多工器266的輸出驅動二分頻的第六分頻器270，第六分頻器270接下來驅動二分頻的第七分頻器272；第三3：1多工器274用於從第二3：1多工器266和第六與第七分頻器270和272的輸出選擇。最後，3：1輸出多工器276用於在第三3：1多工器274的輸出與多工器284(其選擇有源倍頻器279、280、282)的輸出和原始時鐘之間選擇以提供整體分頻器輸出278。

通過配置閘控制時鐘樹252並設置第一、第二、第三3：1多工器262、266、274、倍增器選擇3：1多工器284和3：1輸出多工器276，圖7的分頻器可配置為以從1至16的任意整數以及包括18、20、22、26、28、30、36、44、52、60的其他整數進行分頻。

倍頻器279、280、282的附加許可以1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整數分頻比進行分頻，和以1至16的任意整數以及包括18、20、22、26、28、30、36、44、52、60的其他整數進行分頻的分頻器的配置。

對由奇數分頻(如在此描述的用於3和15之間的奇數分頻比)產生的倍增頻率的類比(圖5)或數位(圖6A、6B或6C)雙邊沿觸發的單穩態觸發器的使用可以被簡化以用於3和7之間的比例，或者被外推到3和31之間、3和63之間、或者更大的比例。此外，圖2的分頻器可以具有附加的分頻階段以許可以比60大的因數的分頻。

組合

設計的各種特徵可以以搭配的方式組合，其中預見的組合包括： 指定的分頻器單元A包括：數位分頻器，用於以奇整數分頻；以及雙邊沿觸發的單穩態觸發器，耦接至數位分頻器的輸出的倍增頻率；分頻器單元可被配置為以至少可選自1.5、2.5和3.5的非整數比的可配置比對輸入頻率分頻。

指定的分頻器單元AA包括指定的分頻器單元A；其中雙邊沿觸發的單穩態觸發器依賴於電路延遲以確定脈衝寬度。

指定的分頻器單元AB包括指定的分頻器單元A；其中雙邊沿觸發的單穩態觸發器是其中脈衝寬度由時鐘信號確定的數位單穩態觸發器。

指定的分頻器單元AC包括指定的分頻器單元A、AA或AB，其中分頻器可被配置為以至少可選自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整數比的可配置比對輸入頻率分頻。

指定的分頻器單元AD包括指定的分頻器單元A、AA、AB或AC，其中分頻器可被配置為以可選自包括2、4、6、8的多個整數比和非整數比的可配置比對輸入頻率分頻。

鎖相環時鐘合成子系統包括指定的分頻器A、AA、AB、AC或 AD。

指定的分頻器單元AE包括指定的分頻器單元A、AA、AB、AC或AD，其中分頻器可被配置為使得雙邊沿觸發的單穩態觸發器接收具有50%工作週期的N分頻階段的輸出，其中N是可選自至少包括3和5的組的奇整數。

指定的以可選自至少包括1.5、2.5、3.5的非整數比的組的非整數比對輸入頻率分頻以提供輸出的方法B，包括以奇整數對時鐘信號分頻以產生中間信號頻率；以及將中間信號頻率乘以2。

指定的方法BA包括指定的方法B，其中輸出的脈衝寬度由以中間頻率的上升沿和下降沿觸發的單穩態觸發器電路中的電路延遲確定。

指定的方法BB包括指定的方法B，其中輸出的脈衝寬度由時鐘信號確定。

在不脫離其範圍的情況下，可以對上述方法和系統做出改變。因此，應該注意的是，在上述描述中包含的或在附圖中顯示的方式，應該被理解為說明性的且不具有限制意義。所附權利要求旨在覆蓋在此描述的所有通用和特定特徵，以及本方法和本系統的範圍的在語言上的所有聲明應被認為落入其間。

200‧‧‧分頻器

201‧‧‧原始時鐘信號

204‧‧‧第一分頻器

206‧‧‧第二分頻器

208‧‧‧第三分頻器

210‧‧‧第四分頻器

212‧‧‧第一3：1多工器

214‧‧‧第五分頻器

216‧‧‧第二3：1多工器

218‧‧‧倍頻器

220‧‧‧第六分頻器

222‧‧‧第七分頻器

224‧‧‧第三3：1多工器

226‧‧‧3：1輸出多工器

228‧‧‧分頻器輸出

Claims (10)

1. 一種分頻器，包括：一數位分頻器，用於以奇整數分頻；以及一雙邊沿觸發的單穩態觸發器，耦接至該數位分頻器的輸出的倍增頻率；其中該分頻器可被配置為以至少可選自1.5、2.5和3.5的非整數比的可配置比對輸入頻率分頻。
2. 如請求第1項所述的分頻器，其中上述雙邊沿觸發的單穩態觸發器依賴於電路延遲以確定脈衝寬度。
3. 如請求第1項所述的分頻器，其中上述雙邊沿觸發的單穩態觸發器是脈衝寬度由時鐘信號確定的數位單穩態觸發器。
4. 如請求第2或3項所述的分頻器，其中上述分頻器可被配置為以至少可選自1.5、2.5、3.5、5.5、6.5、7.5的非整數比的可配置比對所述輸入頻率分頻。
5. 如請求第2或3項所述的分頻器，其中上述分頻器可被配置為以可選自包括2、4、6、8的多個整數比和該非整數比的可配置比對所述輸入頻率分頻。
6. 一種鎖相環時鐘合成子系統，包括如請求第2或3所述的分頻器。
7. 如請求第2或3所述的分頻器，其中上述分頻器可配置為使得該雙邊沿觸發的單穩態觸發器接收具有50%工作週期的N分頻階段的輸出，其中N是可選自至少包括3和5的組中的奇整數。
8. 一種以可選自至少包括1.5、2.5、3.5的非整數比的組的非整數比對輸入頻率分頻以提供輸出的方法，包括：以奇整數對時鐘信號分頻以產生中間信號頻率；以及將該中間信號頻率乘以2。
9. 如請求第8所述的方法，其中上述輸出的脈衝寬度由以該中間頻率的上升沿和下降沿觸發的單穩態觸發器電路中的電路延遲確定。
10. 如請求第8所述的方法，其中上述輸出的脈衝寬度由時鐘信號確定。