KR100702364B1 - Ｍｔｃｍｏｓ 래치회로 - Google Patents

Ｍｔｃｍｏｓ 래치회로 Download PDF

Info

Publication number
KR100702364B1
KR100702364B1 KR1020060060355A KR20060060355A KR100702364B1 KR 100702364 B1 KR100702364 B1 KR 100702364B1 KR 1020060060355 A KR1020060060355 A KR 1020060060355A KR 20060060355 A KR20060060355 A KR 20060060355A KR 100702364 B1 KR100702364 B1 KR 100702364B1
Authority
KR
South Korea
Prior art keywords
signal
gate
circuit unit
control
sleep
Prior art date
Application number
KR1020060060355A
Other languages
English (en)
Inventor
이대우
양일석
김규현
여순일
김종대
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to US11/607,743 priority Critical patent/US7391249B2/en
Application granted granted Critical
Publication of KR100702364B1 publication Critical patent/KR100702364B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명은 슬립제어 신호(SLP)의 제어하에 입력 데이터를 반전시켜 출력하는 데이터 반전 회로부, 상기 데이터 반전 회로부에서 출력되는 데이터 신호를 클럭 제어 신호(CLK)의 제어에 의해 전달하는 전달 게이트, 상기 전달 게이트에서 출력되는 데이터 신호를 리셋 제어 신호(RS)와 슬립 제어 신호(SLP)의 제어에 의해 출력하는 신호 제어 회로부, 상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시에 데이터를 보전하는 피드백 회로부로 구성된 것으로서, 소자의 기술이 나노급으로 스케링됨에 따라 누설전류에 의한 전력소모를 최소화시킬 뿐만 아니라 낮은 문턱 전압을 갖는 소자의 사용으로 인해 로직 회로의 고속동작에도 크게 기여할 수 있다.
래치회로, MTCMOS, 다중문턱, 슬립모드

Description

ＭＴＣＭＯＳ 래치회로{Multi-Threshold CMOS Latch Circuit}
도 1은 종래의 단일 문턱 전압을 이용한 래치 회로를 나타낸 도면.
도 2는 종래의 클럭 신호 발생 회로를 나타낸 도면.
도 3a 내지 도 3c는 도 1의 회로에 도시된 소자들을 등가의 트랜지스터로 나타낸 도면.
도 4는 본 발명에 따른 MTCMOS 래치회로를 나타난 도면.
도 5는 본 발명에 따른 슬립 신호 발생 회로를 나타낸 도면.
도 6은 본 발명에 따른 클럭 신호 발생 회로를 나타낸 도면.
도 7a 내지 도 7e는 도 4에 도시된 MTCMOS 래치회로내의 개별 회로도를 나타낸 도면.
도 8은 본 발명에 따른 MTCMOS 래치회로의 신호 동작 타이밍도.
도 9는 본 발명의 다른 실시예에 따른 MTCMOS 래치회로를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
400, 900 : 데이터 반전 회로부
402,432, 500, 510, 600, 610, 902, 932 : 인버터
410, 910 : 전달 게이트 420, 920 : 신호 제어 회로부
422, 922 : NOR 게이트 430, 930 : 피드백 회로부
434 : 피드백 전달 게이트
본 발명은 MTCMOS(Multi-Threshold CMOS) 기술을 이용하여 슬립 모드에서 누설 전류 없이 데이터를 보전할 수 있는 MTCMOS(Multi-Threshold CMOS) 래치 회로에 관한 것이다.
래치 회로는 하나의 데이터 입력, 하나의 클럭 입력 그리고 하나의 출력을 갖는다. 클럭 입력이 활성화되면, 입력되고 있는 데이터가 입수되어 출력측으로 전달되고, 클럭 입력이 비활성화될 때 데이터는 피드백회로내에 보전된다.
도 1은 종래의 단일 문턱 전압을 이용한 래치 회로를 나타낸 도면, 도 2는 종래의 클럭 신호 발생 회로를 나타낸 도면, 도 3a 내지 도 3c는 도 1의 회로에 도시된 소자들을 등가의 트랜지스터로 나타낸 도면이다.
도 1 내지 도 3c를 참조하면, 단일 문턱 전압을 이용한 래치 회로는 클럭신호(CP)와 반전 클럭신호(CPb)에 의해 제어되는 전달 게이트(100), 리셋 제어 신호(RS)에 의해 데이터(D)를 출력하는 낸드 게이트(110), 상기 낸드 게이트(110)에서 출력되는 신호를 반전시키는 인버터 1(120), 피드백 전달게이트(130)를 포함한 다.
상기 클럭신호(CP)와 반전 클럭신호(CPb)는 도 2와 같은 클럭 신호 발생 회로에 의해 발생된다. 상기 클럭 신호 발생 회로는 인버터 2(210)와 인버터 3(220)로 구성된다.
따라서, high 상태의 클럭 제어 신호(CLK)가 입력되면, 상기 인버터 2(210)에 의해 low 상태의 반전 클럭 신호(CPb)가 출력되고, 상기 인버터2 및 3(210, 220)에 의해 high 상태의 클럭신호(CP)가 출력된다. 또한, low 상태의 클럭 제어 신호(CLK)가 입력되면, 상기 인버터 2(210)에 의해 high 상태의 반전 클럭 신호(CPb)가 출력되고, 상기 인버터 2 및 3(210, 220)에 의해 low 상태의 클럭신호(CP)가 출력된다.
상기 전달 게이트(100)는 도 3a와 같이 중간 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
상기 낸드 게이트(110)는 도 3b와 같이 중간 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
상기 인버터1 내지 3(120, 210, 220)은 도 3c와 같이 중간 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
이하 상기와 같이 구성된 래치 회로의 동작에 대하여 설명하기로 한다.
상기 리셋제어신호(RS)가 low 상태인 경우, 상기 낸드게이트(110)는 데이터(D)의 입력상태에 관계없이 high를 출력하고, 출력 Q는 상기 인버터 1(120)에 의해 low상태를 유지한다.
또한, 상기 RS신호가 high 상태인 경우, 클럭제어신호(CLK)가 high이면, 클럭신호(CP)는 high이고 반전 클럭 신호(CPb)는 low상태가 되어, 상기 전달 게이트(100)는 on상태가 되고, 상기 피드백 전달게이트(130)는 off 상태가 된다.
따라서, 상기 데이터(D)가 high 상태이면 출력 Q는 high 상태가 되며, 데이터(D)가 low상태이면 출력 Q는 low 상태가 된다.
그리고 상기 클럭제어신호(CLK)가 low 상태일 때, 상기 전달 게이트(100)는 off 상태, 상기 피드백 전달 게이트(130)는 on 상태가 되어, 출력 Q는 이전의 데이터 상태를 유지하게 된다.
그러나, 상기와 같은 종래의 단일 문턱 전압을 이용한 래치회로는 소자기술이 스케일다운 됨에 따라 누설전류로 인해 고성능 및 저전력를 구현하는데 많은 문제점이 있다.
따라서, 본 발명의 목적은 래치회로에 있어서, 액티브모드에서 슬립모드로 갈 때 데이터를 일정하게 유지할 수 있는 MTCMOS 래치회로를 제공하는데 있다.
본 발명의 다른 목적은 액티브 모드에서 슬립 모드로 변경될 경우, 누설 전류 없이 데이터를 보전하여 고속 및 저전력용의 래치회로를 구현할 수 있는 MTCMOS 래치회로를 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명의 일 측면에 따르면, 슬립제어 신호의 제어하에 입력 데이터를 반전시켜 출력하는 데이터 반전 회로부, 상기 데이터 반전 회로부에서 출력되는 데이터 신호를 클럭 제어 신호의 제어에 의해 전달하는 전달 게이트, 상기 전달 게이트에서 출력되는 데이터 신호를 리셋 제어 신호와 슬립 제어 신호의 제어에 의해 출력하는 신호 제어 회로부 및 상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시에 데이터를 보전하는 피드백 회로부를 포함하되, 상기 피드백 회로부는 상기 신호 제어 회로부에서 출력되는 신호를 반전시켜 출력하는 제2 인버터, 상기 신호 제어 회로부에서 출력되는 신호를 수신하는 소스, 상기 제2 인버터에서 출력되는 신호를 수신하는 게이트, 출력과 연결된 드레인을 갖는 제3 PMOS 트랜지스터 및 상기 신호 제어 회로부의 로직 게이트에 연결되는 드레인, 상기 제2 인버터에서 출력되는 신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로하는 MTCMOS 래치회로가 제공된다.
상기 데이터 반전 회로부는 상기 입력 데이터를 반전시켜 상기 전달게이트에 전달하는 제1 인버터, 전원전압에 연결된 소스, 슬립신호가 입력되는 게이트, 상기 제1 인버터에 연결된 드레인을 갖는 제1 PMOS 트랜지스터 및 상기 제1 인버터에 연결된 드레인, 반전 슬립 신호가 입력되는 게이트, 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터를 구비하고, 상기 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터는 높은 문턱 전압을 가진다.
상기 신호 제어 회로부는 상기 리셋제어 신호, 슬립신호와 반전 슬립신호의 제어하에 상기 전달 게이트의 출력신호를 수신하여 출력하는 로직 게이트, 전원전압에 연결된 소스, 슬립신호가 입력되는 게이트, 상기 로직 게이트에 연결된 드레인을 갖는 제2 PMOS 트랜지스터 및 상기 로직 게이트에 연결된 드레인, 반전 슬립신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터를 구비하고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터는 높은 문턱 전압을 가진다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
일반적으로 낮은 문턱 전압을 가지는 트랜지스터와 높은 문턱 전압을 가지는 트랜지스터의 구분에 있어서, 1.2V 동작하는 130nm 규격의 트랜지스터의 경우 낮은 문턱 전압은 0.24V 정도, 높은 문턱 전압은 0.44V 정도이다.
도 4는 본 발명에 따른 MTCMOS 래치회로를 나타난 도면, 도 5는 본 발명에 따른 슬립 신호 발생 회로를 나타낸 도면, 도 6은 본 발명에 따른 클럭 신호 발생 회로를 나타낸 도면, 도 7a 내지 도 7e는 도 4에 도시된 MTCMOS 래치회로내의 개별 회로도를 나타낸 도면이다.
도 4를 참조하면, MTCMOS 래치회로는 슬립 신호(SP)와 반전 슬립 신호(SPb)의 제어하에 입력 데이터(D)를 반전시켜 출력하는 데이터 반전 회로부(400), 상기 데이터 반전 회로부(400)에서 출력되는 데이터 신호를 클럭 제어 신호(CLK)의 제어에 의해 전달하는 전달 게이트(410), 상기 전달 게이트(410)에서 출력되는 데이터 신호를 RS신호(리셋 제어 신호)와 슬립 제어 신호(SLP)의 제어에 의해 출력하는 신호 제어 회로부(420), 상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시 데이터를 보전하는 피드백 회로부(430)를 포함한다.
상기 반전 회로부(400)는 입력 데이터(D)를 수신하여 반전시키는 제1 인버터(402), 전원전압에 연결된 소스와 슬립신호(SP)를 수신하는 게이트와 상기 제1 인버터(402)에 연결된 드레인을 갖는 제1 PMOS 트랜지스터(G1), 상기 제1 인버터(402)에 연결된 드레인과 반전 슬립 신호(SPb)를 수신하는 게이트와 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터(G2)를 포함한다.
여기서, 상기 제1 인버터(402)는 데이터를 최단 경로로 전달하기 위해서 낮은 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터를 사용하여 구성된 것이다.
상기 반전 회로부(400)는 도 7a와 같은 등가 회로로 표현된다.
도 7a를 참조하면, 상기 제1 PMOS 트랜지스터(G1)과 제1 NMOS 트랜지스터(G2)는 높은 문턱 전압을 갖고, 상기 제1 인버터(402)는 각각 낮은 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터로 구성됨을 알 수 있다.
상기 전달 게이트(410)는 클럭신호(CP)와 반전 클럭신호(CPb)의 제어하에 상기 데이터 반전 회로부(400)에서 출력되는 데이터 신호를 상기 신호 제어 회로부(420)에 전달하는 것으로서, 도 7b와 같이 각각 낮은 문턱 전압을 가진 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
상기 신호 제어 회로부(420)는 RS 신호, 슬립신호(SP)와 반전 슬립신호(SPb) 의 제어하에 상기 전달 게이트(410)의 출력신호를 수신하여 출력하는 NOR 게이트(422), 전원전압에 연결된 소스와 슬립신호(SP)를 수신하는 게이트와 상기 NOR 게이트(422)에 연결된 드레인을 갖는 제2 PMOS 트랜지스터(G3), 상기 NOR 게이트(422)에 연결된 드레인과 반전 슬립신호(SPb)를 수신하는 게이트와 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터(G4)를 포함한다.
상기 신호 제어 회로부(420)는 도 7c와 같은 등가 회로를 갖는 것으로서, 상기 제2 PMOS 트랜지스터(G3)와 상기 제2 NMOS 트랜지스터(G4)는 높은 문턱 전압을 갖고, 상기 NOR 게이트(422)는 각각 낮은 문턱 전압을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
상기 피드백 회로부(430)는 MTCMOS 래치회로가 슬립 모드로 동작시 데이터를 유지하게 하는 것으로서, 누설 전류가 적은 높은 문턱 전압을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
즉, 상기 피드백 회로부(430)는 상기 신호 제어 회로부(420)에서 출력되는 신호(Q)를 반전시켜 출력하는 제2 인버터(432), 상기 신호 제어 회로부(420)에서 출력되는 신호(Q)를 수신하는 소스와 상기 제2 인버터(432)에서 출력되는 신호를 수신하는 게이트와 출력(Q)과 연결된 드레인을 갖는 제3 PMOS 트랜지스터(G5), 상기 신호 제어 회로부(420)의 NOR 게이트(422)에 연결되는 드레인과 상기 제2 인버터(432)에서 출력되는 신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제3 NMOS 트랜지스터(G6), 클럭 신호(CP)와 반전 클럭신호(CPb)의 제어에 의해 상기 제2 인버터(432)의 출력신호를 수신하여 상기 신호 제어 회로부(420)에 전달하는 피 드백 전달 게이트(434)를 포함한다.
상기 제2 인버터(432)는 도 7d와 같이 각각 높은 문턱 전압을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되고, 상기 피드백 전달 게이트(434)는 도 7e와 같이 각각 높은 문턱 전압을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성된다.
이하 상기와 같이 구성된 MTCMOS 래치회로의 동작에 대하여 설명하기로 한다.
상기 MTCMOS 래치회로는 RS 신호가 high 상태이면, 데이터(D) 및 슬립제어신호(SLP)의 입력상태에 상관없이 출력 Q는 low 상태로 된다.
상기 RS 신호가 low 상태이면, MTCMOS 래치회로는 슬립 제어신호(SLP)에 따라 액티브 모드 또는 슬립 모드로 동작을 하게 된다.
즉, 상기 RS 신호가 low 상태이고, 슬립 제어신호(SLP)가 low 상태이면, 상기 MTCMOS 래치회로는 액티브 모드로 동작하고, 상기 슬립 제어 신호(SLP)가 high 상태이면, 상기 MTCMOS 래치회로는 슬립모드로 동작한다.
먼저, 상기 MTCMOS 래치회로가 액티브 모드로 동작할 때의 회로 동작에 대해 설명하기로 한다.
상기 RS 신호가 low 상태이고, 슬립 제어신호(SLP)가 low 상태이면, 높은 문턱 전압을 갖는 제1 및 제2 PMOS 트랜지스터(G1, G3)와 제1 및 제2 NMOS 트랜지스터(G2, G4)는 모두 on 상태가 된다.
즉, 상기 슬립 제어 신호(SLP)가 low이면, 도 5와 같은 슬립 신호 발생 회로에 의해 low 상태의 슬립 신호(SP)와 high 상태의 반전 슬립신호(SPb)가 생성된다.
그러면, 상기 높은 문턱전압을 갖는 제1 및 제2 PMOS 트랜지스터(G1, G3)와 제1 및 제2 NMOS 트랜지스터(G2, G4)는 상기 low 상태의 슬립 신호(SP)와 high 상태의 반전 슬립신호(SPb)에 의해 on 상태가 된다.
상기와 같은 상태에서 클럭 제어신호(CLK)가 high 상태이면, 도 6과 같은 클럭 신호 발생 회로에 의해 클럭신호(CP)는 low상태이고, 반전 클럭신호(CPb)는 high상태가 되어, 상기 전달 게이트(410)는 on 상태가 되고, 상기 피드백 전달 게이트(434)는 off 상태가 된다.
따라서, 입력데이터(D)는 상기 데이터 반전회로부(400), 상기 전달게이트(410) 및 상기 신호 제어 회로부(420)를 통해 출력된다.
만약, 상기와 같이 상기 RS 신호가 low 상태이고, 슬립 제어신호(SLP)가 low 상태일 때, 상기 클럭제어신호(CLK)가 low 상태이면, 클럭신호(CP)는 low상태이고, 반전 클럭신호(CPb)는 high 상태가 되어, 상기 전달게이트(410)는 off 상태가 되고, 상기 피드백 전달게이트(434)는 on상태가 되어 이전의 데이터(D)가 출력(Q)된다.
상기와 같이 MTCMOS 래치회로가 액티브 모드로 동작할 때, 상기 MTCMOS 래치회로는 클럭제어신호(CLK)의 high/low 상태가 지속됨에 따라 데이터(D)를 계속 출력한다.
상기와 같이 상기 MTCMOS 래치회로가 액티브 모드에서 동작을 할 때에는 데 이터 반전회로부(400)내의 제1 인버터(402), 전달게이트(410) 및 신호 제어 회로부(420)내의 NOR 게이트(422)는 모두 낮은 문턱전압을 갖는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 있기 때문에 데이터 전송시 동작속도가 매우 빠르다.
상기 슬립 신호 발생 회로에 대하여 도 5를 참조하면, 상기 슬립 신호 발생 회로는 슬립 제어 신호(SLP)를 반전시켜 반전 슬립 신호(SPb)를 출력하는 제3 인버터(500), 상기 제3 인버터(500)에서 출력되는 신호를 반전시켜 슬립 신호(SP)를 출력하는 제4 인버터(510)로 구성된다.
따라서, 상기 슬립 신호 발생 회로는 low 상태의 슬립 제어 신호(SLP)가 입력되면, low 상태의 슬립 신호(SP)와 high 상태의 반전 슬립신호(SPb)를 출력하고, high 상태의 슬립 제어 신호(SLP)가 입력되면, high 상태의 슬립 신호(SP)와 low 상태의 반전 슬립신호(SPb)를 출력한다.
상기 클럭 신호 발생 회로에 대하여 도 6을 참조하면, 상기 클럭 신호 발생 회로는 클럭 제어 신호(CLK)를 반전시켜 반전 클럭 신호(CPb)를 출력하는 제5 인버터(600), 상기 제5 인버터(600)에서 출력되는 신호를 반전시켜 클럭 신호(CP)를 출력하는 제6 인버터(610)로 구성된다.
따라서, 상기 클럭 신호 발생 회로는 low 상태의 클럭 제어 신호(CLK)가 입력되면, low 상태의 클럭 신호(CP)와 high 상태의 반전 클럭신호(CPb)를 출력하고, high 상태의 클럭 입력 신호(CLK)가 입력되면, high 상태의 클럭 신호(CP)와 low 상태의 반전 클럭 신호(CPb)를 출력한다.
다음으로, 상기 MTCMOS 래치회로가 슬립 모드로 동작할 때의 회로 동작에 대해 설명하기로 한다.
상기 RS 신호가 low 상태이고, 상기 슬립 제어 신호(SLP)가 high 상태일 때, MTCMOS 래치회로는 슬립모드로 동작한다.
따라서, 상기 RS 신호가 low 상태이고, 슬립 제어신호(SLP)가 high 상태(즉, 슬립 신호(SP)가 high 상태이고, 반전 슬립신호(SPb)가 low 상태)이면, 높은 문턱전압을 갖는 제1 및 제2 PMOS 트랜지스터(G1, G3)와 제1 및 제2 NMOS 트랜지스터(G2, G4)는 모두 off 상태가 되어, 출력 Q의 데이터 상태는 상기 피드백 회로부(430)에 보전된다.
즉, 출력 Q가 low 상태인 경우, 상기 제2 인버터(432)에 의해 상기 제3 NMOS 트랜지스터(G6)의 게이트에는 high가 인가되어 턴온되고, 상기 제3 PMOS 트랜지스터(G5)의 게이트에는 high가 인가되어 턴오프된다.
이때, 클럭제어신호가 low이면, 상기 피드백 전달 게이트(434)는 on상태가 되어, 상기 NOR 게이트(422)에는 high가 인가되어 출력 Q는 low가 된다. 이때 출력 Q는 도 7c의 NOR 게이트 회로에서 보는 바와 같이 NOR 게이트(422) 내부의 NMOS 트랜지스터와 상기 제3 NMOS 트랜지스터(G6)를 거쳐 접지(ground)와 연결되어 출력 Q의 low 상태를 유지하게 된다.
또한, 출력 Q가 high 상태인 경우, 상기 제2 인버터(432)에 의해 상기 제3 NMOS 트랜지스터(G6)의 게이트에는 low가 인가되어 턴 오프되므로, 상기 NOR 게이트(422)는 동작하지 않게 된다. 그리고, 상기 PMOS 트랜지스터(G5)의 게이트에는 상기 제2 인버터(432)에 의해 low가 인가되어 턴 온되고, 상기 제3 PMOS 트랜지스터(G5)의 소스 및 드레인에는 high로 인해 결과적으로 출력 Q는 high를 유지하게 된다.
상기와 같이 상기 피드백 회로부(430)는 단지 데이터를 유지하는 것이 주목적이므로 누설전류가 적은 높은 문턱전압을 갖는 PMOS 트랜지스터 및 NMOS 트랜지스터로 회로가 구성되며, 가능한 최소 크기로 설계될 수 있다.
다음으로, MTCMOS 래치회로가 슬립모드에서 액티브모드로 전환할 경우, 즉 슬립 모드에서 슬립 제어 신호(SLP)를 low 상태로 하면, 상기 MTCMOS 래치회로는 액티브 모드로 동작을 한다.
즉, 상기 MTCMOS 래치회로는 슬립 제어신호(SLP)가 low 상태(즉, 슬립 신호(SP)가 low 상태이고, 반전 슬립신호(SPb)가 high 상태)이면, 높은 문턱전압을 갖는 제1 및 제2 PMOS 트랜지스터(G1, G3)와 제1 및 제2 NMOS 트랜지스터(G2, G4)는 모두 on 상태가 된다.
상기와 같은 상태에서 클럭 제어신호(CLK)가 high 상태이면, 클럭신호(CP)는 high상태이고, 반전 클럭신호(CPb)는 low상태가 되어, 상기 전달 게이트(410)는 on 상태가 되고, 상기 피드백 전달 게이트(434)는 off 상태가 된다.
따라서, 입력데이터(D)는 상기 데이터 반전회로부(400), 상기 전달게이트(410) 및 상기 신호 제어 회로부(420)를 통해 출력된다.
또한, 상기 클럭제어신호(CLK)가 low 상태이면, 클럭신호(CP)는 low상태이 고, 반전 클럭신호(CPb)는 high 상태가 되어, 상기 전달게이트(410)는 off 상태가 되고, 상기 피드백 전달게이트(434)는 on상태가 되어 이전의 데이터(D)가 출력(Q)된다.
도 8은 본 발명에 따른 MTCMOS 래치회로의 신호 동작 타이밍도이다.
도 8을 참조하면, 리셋제어신호(RS)가 low, 클럭신호(CLK)가 high, 데이터신호(D)가 high인 경우, 슬립모드에서 보전된 출력 Q의 high 는 슬립모드에서 액티브모드로 전환할 때에 클럭 제어 신호(CLK)와 데이터 신호가 모두 high인 경우 출력 Q의 high 상태를 그대로 유지하게 된다.
슬립모드에서의 출력 Q의 A-영역의 가장자리는 출력 Q의 high 상태가 슬립모드 전후 동일하게 유지됨을 알 수 있다.
도 9는 본 발명의 다른 실시예에 따른 MTCMOS 래치 회로를 나타낸 도면이다.
도 9를 참조하면, MTCMOS 래치회로는 데이터 반전 회로부(900), 전달 게이트(910), 신호 제어 회로부(920), 피드백 회로부(930)를 포함한다.
상기 데이터 반전 회로부(900), 전달 게이트(910), 신호 제어 회로부(920)는 도 4와 같으므로 그 설명은 생략하기로 한다.
상기 피드백 회로부(930)는 도 4와 비교할 때, 피드백 전달게이트 없이 가상접지(virtual ground)(도 7c의 x 노드)를 이용하여 출력 Q의 low를 보전한다.
즉, MTCMOS 래치회로가 슬립모드시에, 출력 Q가 low 인 경우, 제3 NMOS 트랜지스터(G6)의 게이트는 high가 인가되어 턴 온상태가 되며, 제3 NMOS 트랜지스터(G6)의 드레인에 가상접지(virtual ground)(도 7c의 x노드)가 형성되어 결과적 으로 출력 Q는 low가 유지된다.
그리고 출력 Q가 high 인 경우, 도 4와 마찬가지로, 제3 PMOS 트랜지스터(G5)의 게이트는 low가 되며, 상기 제3 PMOS 트랜지스터(G5)의 소스 및 드레인에는 high로 인해 결과적으로 출력 Q의 high 가 유지된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따르면, 소자의 기술이 나노급으로 스케링됨에 따라 누설전류에 의한 전력소모를 최소화시킬 뿐만 아니라 낮은 문턱 전압을 갖는 소자의 사용으로 인해 로직 회로의 고속동작에도 크게 기여할 수 있는 MTCMOS 래치회로를 제공할 수 있다.
또한, 본 발명에 따르면, MTCMOS 기술을 이용한 고속, 저전력 래치회로는 동기식 순차 시스템으로서 작동하는 고성능의 마이크로 프로세서등에 널리 활용될 수 있는 MTCMOS 래치회로를 제공할 수 있다.

Claims (13)

  1. 슬립제어 신호의 제어하에 입력 데이터를 반전시켜 출력하는 데이터 반전 회로부;
    상기 데이터 반전 회로부에서 출력되는 데이터 신호를 클럭 제어 신호의 제어에 의해 전달하는 전달 게이트;
    상기 전달 게이트에서 출력되는 데이터 신호를 리셋 제어 신호와 슬립 제어 신호의 제어에 의해 출력하는 신호 제어 회로부;및
    상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시에 데이터를 보전하는 피드백 회로부를 포함하되,
    상기 피드백 회로부는 상기 신호 제어 회로부에서 출력되는 신호를 반전시켜 출력하는 제2 인버터;
    상기 신호 제어 회로부에서 출력되는 신호를 수신하는 소스, 상기 제2 인버터에서 출력되는 신호를 수신하는 게이트, 출력과 연결된 드레인을 갖는 제3 PMOS 트랜지스터;및
    상기 신호 제어 회로부의 로직 게이트에 연결되는 드레인, 상기 제2 인버터에서 출력되는 신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로하는 MTCMOS 래치회로.
  2. 제1항에 있어서,
    상기 슬립제어 신호는 슬립신호와 반전 슬립 신호를 포함하는것을 특징으로 하는 MTCMOS 래치회로.
  3. 제1항 또는 제2항에 있어서,
    상기 데이터 반전 회로부는,
    상기 입력 데이터를 반전시켜 상기 전달게이트에 전달하는 제1 인버터;
    전원전압에 연결된 소스, 슬립신호가 입력되는 게이트, 상기 제1 인버터에 연결된 드레인을 갖는 제1 PMOS트랜지스터;및
    상기 제1 인버터에 연결된 드레인, 반전 슬립 신호가 입력되는 게이트, 접지에 연결된 소스를 갖는 제1 NMOS 트랜지스터를 구비하고,
    상기 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 래치회로.
  4. 제3항에 있어서,
    상기 제1 인버터는 낮은 문턱 전압을 가지는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
  5. 제1항에 있어서,
    상기 전달 게이트는 낮은 문턱 전압을 가지는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
  6. 제1항에 있어서,
    상기 전달게이트는 클럭 제어신호가 하이(high) 상태일 때, 온 되는 것을 특징으로 하는 MTCMOS 래치회로.
  7. 제1항에 있어서,
    상기 신호 제어 회로부는,
    상기 리셋제어 신호, 슬립신호와 반전 슬립신호의 제어하에 상기 전달 게이트의 출력신호를 수신하여 출력하는 로직 게이트;
    전원전압에 연결된 소스, 슬립신호가 입력되는 게이트, 상기 로직 게이트에 연결된 드레인을 갖는 제2 PMOS 트랜지스터;및
    상기 로직 게이트에 연결된 드레인, 반전 슬립신호를 수신하는 게이트, 접지에 연결된 소스를 갖는 제2 NMOS 트랜지스터를 구비하고,
    상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터는 높은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 래치회로.
  8. 제7항에 있어서,
    상기 로직 게이트는 NOR 게이트와 NAND 게이트중 하나에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
  9. 제7항에 있어서,
    상기 로직 게이트는 낮은 문턱 전압을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
  10. 제1항에 있어서,
    상기 제3 PMOS 트랜지스터와 제3 NMOS 트랜지스터는 높은 문턱 전압을 갖는 것을 특징으로 하는 MTCMOS 래치회로.
  11. 제1항에 있어서,
    상기 피드백 회로부는 상기 클럭 제어 신호의 제어에 의해 상기 제2 인버터의 출력신호를 상기 신호 제어 회로부에 전달하는 피드백 전달 게이트를 더 포함하는 것을 특징으로 하는
  12. 제11항에 있어서,
    상기 피드백 전달 게이트는 높은 문턱 전압을 가지는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
  13. 제10항에 있어서,
    상기 제2 인버터는 높은 문턱 전압을 가지는 PMOS 트랜지스터와 NMOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 MTCMOS 래치회로.
KR1020060060355A 2005-12-07 2006-06-30 Ｍｔｃｍｏｓ 래치회로 KR100702364B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/607,743 US7391249B2 (en) 2005-12-07 2006-12-01 Multi-threshold CMOS latch circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050119077 2005-12-07
KR1020050119077 2005-12-07

Publications (1)

Publication Number Publication Date
KR100702364B1 true KR100702364B1 (ko) 2007-04-02

Family

ID=38160601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060355A KR100702364B1 (ko) 2005-12-07 2006-06-30 Ｍｔｃｍｏｓ 래치회로

Country Status (1)

Country Link
KR (1) KR100702364B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010090980A2 (en) * 2009-02-04 2010-08-12 Fairchild Semiconductor Corporation High speed, low power consumption, isolated analog cmos unit
KR20230148015A (ko) 2022-04-15 2023-10-24 주식회사 티앤알바이오팹 유방 재건술을 위한 인공 지지체

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197984A (ja) 1997-09-19 1999-04-09 Nippon Telegr & Teleph Corp <Ntt> ラッチ回路
US6538471B1 (en) 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
US6794914B2 (en) 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
KR20050104530A (ko) * 2004-04-29 2005-11-03 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법
US6989702B2 (en) 2002-07-11 2006-01-24 Texas Instruments Incorporated Retention register with normal functionality independent of retention power supply
US7046063B2 (en) 2004-04-08 2006-05-16 International Business Machines Corporation Interface circuit for coupling between logic circuit domains

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197984A (ja) 1997-09-19 1999-04-09 Nippon Telegr & Teleph Corp <Ntt> ラッチ回路
US6538471B1 (en) 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
US6794914B2 (en) 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
US6989702B2 (en) 2002-07-11 2006-01-24 Texas Instruments Incorporated Retention register with normal functionality independent of retention power supply
US7046063B2 (en) 2004-04-08 2006-05-16 International Business Machines Corporation Interface circuit for coupling between logic circuit domains
KR20050104530A (ko) * 2004-04-29 2005-11-03 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010090980A2 (en) * 2009-02-04 2010-08-12 Fairchild Semiconductor Corporation High speed, low power consumption, isolated analog cmos unit
WO2010090980A3 (en) * 2009-02-04 2010-12-09 Fairchild Semiconductor Corporation High speed, low power consumption, isolated analog cmos unit
US8269279B2 (en) 2009-02-04 2012-09-18 Fairchild Semiconductor Corporation High speed, low power consumption, isolated analog CMOS unit
KR20230148015A (ko) 2022-04-15 2023-10-24 주식회사 티앤알바이오팹 유방 재건술을 위한 인공 지지체

Similar Documents

Publication Publication Date Title
US7576582B2 (en) Low-power clock gating circuit
US7391249B2 (en) Multi-threshold CMOS latch circuit
JP4262053B2 (ja) スリープモードでデータ保存が可能なｍｔｃｍｏｓフリップ・フロップ回路
JP3080062B2 (ja) 半導体集積回路
TWI520489B (zh) 低漏洩以及資料保留之電路
JP5671577B2 (ja) 低漏出のデータ保持回路を有する集積回路およびその方法
KR20090027042A (ko) 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭
KR100487654B1 (ko) 저전력 플립플롭 회로
JP2000312136A (ja) フリップフロップ回路
JP4122954B2 (ja) 半導体集積回路
EP3584929B1 (en) Low voltage level shifter suitable for use with subthreshold logic
KR100702364B1 (ko) Ｍｔｃｍｏｓ 래치회로
US7420403B2 (en) Latch circuit and flip-flop
JPH0865149A (ja) 準静的無損失ゲート
KR100850177B1 (ko) Ｍｔｃｍｏｓ 플립플롭회로
JP3511355B2 (ja) 出力回路
KR102024470B1 (ko) 저전력 플립플롭
KR100703720B1 (ko) 파워 게이팅 회로를 구비한 반도체 집적회로 장치
KR101004670B1 (ko) 파워 게이팅 회로 및 이를 포함하는 반도체 장치
JP2007110728A (ja) 動作モード及びスリープモードでのデータ保持方法および回路
KR100921509B1 (ko) 저전력 클럭 게이팅 회로
JP3500598B2 (ja) ラッチ回路
KR100699448B1 (ko) 고신뢰성 저누설 다중 문턱 ｃｍｏｓ 래치 회로 및플립플롭
TWI583137B (zh) 同步器正反器
JP2004120373A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150226

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee