KR20070121257A - 반도체 집적회로 - Google Patents

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Abstract

본 발명은 반도체 집적회로를 공개한다. 전원 전압과 접지 전압 공급 라인 사이에 연결되는 제1 회로와 전원 전압 공급 라인과 접지 전압 사이에 연결되는 제2 회로를 구비하는 회로부, 전원 전압과 전원 전압 공급 라인 및 접지 전압과 접지 전압 공급 라인 사이에 각각 연결되어 액티브 동작 시에 전원 전압과 접지 전압을 각각 전원 전압 공급 라인과 접지 전압 공급 라인으로 인가하는 액티브 트랜지스터, 및 전원 전압 공급 라인과 접지 전압 공급 라인 사이에 연결되어 스탠바이 동작 시에 전원 전압 공급 라인과 접지 전압 공급 라인의 전압을 동일하게 조절하는 이퀄라이저 트랜지스터를 구비하는 것을 특징으로 한다. 따라서 본 발명의 반도체 집적회로는 스탠바이 동작 시에 액티브 트랜지스터뿐만 아니라 회로부의 MOS 트랜지스터에서도 누설 전류를 차단할 수 있도록 한다.

Description

반도체 집적회로 {Semiconductor integrated circuit}
도1 은 종래 기술에 따른 반도체 집적회로를 나타낸 도면이다.
도2 는 본 발명에 따른 반도체 집적회로의 실시 예이다.
도3a 와 도3b 는 각각 도1 과 도2 의 반도체 집적회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
본 발명은 반도체 집적회로에 관한 것으로서, 특히 저소비 전력의 반도체 집적회로에 관한 것이다.
휴대기기는 대부분 배터리(Battery)에 의해서 구동되는 점이 일반 전자기기와는 큰 차이가 있다. 이런 이유로 휴대기기에서 가장 중요한 부분은 전력 소모를 줄이는 것에 있다. 휴대기기에 사용되는 LSI(large scale integrated circuit) 칩 또한 전력 소모가 마찬가지의 이유로 가장 중요한 설계 사양이 되고 있다. 일반적으로 LSI 칩이 휴대기기에 장착되어서 사용이 되는 경우 문제가 되는 전력 소모는 두 가지로 구분이 가능하다.
첫째는 LSI 칩이 액티브 상태에서 소모되는 전력이고, 둘째는 동작이 중지된 스탠바이 상태에서 소모되는 전력이다. 일예로서 PDA(Personal Digital Assistant)라는 소형 단말기를 보면, 사용자가 단말기에 데이터를 연속적으로 입력 하던지 아니면 어떤 응용 프로그램을 실행 하는 경우는 PDA 내의 핵심 LSI 칩이 계속 액티브 상태에 있다. 그러나 일정 기간 입력이 들어오지 않거나, 응용 프로그램 등을 돌리지 않는 상태라고 판단이 되면 LSI 칩은 다음에 다시 동작 요구가 되었을 때 동작에 지장이 없는 필수적인 내부 데이터만을 보존하는 스탠바이 상태로 진입을 하게 된다.
일반적으로 스탠바이 상태에서는 LSI 칩의 동작에 필요한 클럭(Clock)을 오프(Off) 시키고 단지 전원 전압(VDD)만을 가해주게 된다. 따라서 클럭 공급이 없고, 전원 전압만 가해진 상태에서도 LSI 칩 내의 상태와 주요 정보들은 다시 LSI 칩이 정상 동작을 할 때까지 보존되도록 하드웨어(Hardware)나 소프트웨어(Software)에서 설계가 되어야 한다.
여기서 중요한 점은 휴대기기의 경우 사용자가 휴대기기를 사용하는 시간보다는 대기하는 시간이 훨씬 더 길다는 점이다. 따라서 휴대기기의 경우는 사용 상태에서 소모되는 전력보다는 대기상태에서 소모되는 전력을 줄이는 것이 더 중요하고 이에 따라서 LSI 칩은 다양한 대기모드의 제공 및 완벽한 대기상태에서 전류를 최소화하려고 하고 있다.
휴대기기용 LSI 칩 설계 시 스탠바이 상태에서도 데이터를 유지하기 쉽도록 일반적으로 스태틱 로직(static logic)으로 구현한다. 스태틱 로직으로 설계가 된 경우 스탠바이 상태에서의 전류 소모는 전원 전압과 접지 전압 간의 누설 전 류(Leakage Current), PN 접합간의 누설 전류 등이 대부분이다. LSI 칩의 전력 소모를 줄이면서 성능을 높이는 방안으로는 미세화 기술에 의존을 해왔다. 장치가 미세화 될수록 MOS(Metal Oxide Semiconductor) 트랜지스터의 Short Channel화, 캐패시턴스의 감소로 인해 성능이 높아지며, 동작 전압의 감소로 인해 저 전력소모가 가능해졌다.
그러나 일정 수준 이상 장치를 미세화하게 되면 낮아진 동작 전압에 비해 상대적으로 높아진 트랜지스터의 문턱전압(Threshold Voltage)으로 인해 동작 속도가 급격하게 낮아진다. 이를 해결하기 위한 방법으로는 트랜지스터의 문턱전압을 낮게 하는 것이다. 하지만 트랜지스터의 문턱전압을 낮게 하면 또 다른 문제로서 트랜지스터가 오프 상태에서 완전히 오프 되지 못하고, 누설 전류가 상당한 수준으로 흐르는 문제가 생긴다.
이러한 문제를 해결하기 위해 MTCMOS (Multi-Threshold CMOS)라는 방법이 있다.
도1 은 종래 기술에 따른 반도체 집적회로를 나타낸 도면이다.
도1에서는 MTCMOS 방법을 적용한 반도체 집적회로로서 낮은 문턱전압을 갖는 트랜지스터와 높은 문턱전압을 갖는 트랜지스터로 나누어서 구성된다. 회로부(10)를 구성하는 트랜지스터(P1 ~ P4, N1 ~ N4)는 모두 낮은 문턱전압을 갖는 MOS 트랜지스터이고, PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)는 회로부의 트랜지스터보다 높은 문턱전압을 갖는 액티브 트랜지스터이다.
여기서 NMOS 트랜지스터(NM1)는 일단에 접지 전압(VSS)이 연결되고 타단은 제2 노드(Node2)와 연결되며 게이트 단은 액티브 신호(ACT)가 연결된다. PMOS 트랜지스터(PM1)는 일단에 전원 전압(VDD)이 연결되고 타단은 제1 노드(Node1)와 연결되며 게이트 단은 반전 액티브 신호(ACT)가 연결된다. 그리고 제1 노드(Node1)와 제2 노드(Node2)의 사이에 낮은 문턱전압을 가지는 트랜지스터(P1 ~ P4, N1 ~ N4)로 구성된 회로부(10)가 형성되어 있다.
이와 같은 MTCMOS 회로의 액티브 상태에서 액티브 신호(ACT)를 '하이'레벨로 인가하면 높은 문턱전압을 갖는 액태브 트랜지스터인 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)가 턴 온(Turn-on) 되며 제1 노드(Node1)와 제2 노드(Node2)는 실제 전원 전압과 접지 전압으로 작동하게 되고 회로의 저항은 줄어들게 된다.
이에 반해 스탠바이 상태에서는 액티브 신호(ACT)를 '로우'레벨로 인가하면 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)가 턴 오프(Turn-off) 되고, 제1 노드(Node1)와 가상 접지(V-GNDV)는 플로팅(floating)되어 누설 전류가 흐르지 않게 된다.
즉 MTCMOS는 높은 문턱전압의 액티브 트랜지스터(PM1, NM1)를 구비하여 회로부(10)가 액티브 상태에 진입하기 전에 액티브 트랜지스터(PM1, NM1)를 턴 온하여 전류가 흐르도록 하며, 회로부(10)가 스탠바이 상태에 진입을 하면 액티브 트랜지스터(PM1, NM1)를 턴 오프하여 누설 전류를 차단한다.
초기의 MTCMOS는 도1 의 구성과는 달리 회로부(10)의 모든 PMOS 트랜지스터(P1 ~ P4)가 제1 노드(Node1)에 연결되고, 모든 NMOS트랜지스터(N1 ~ N4)는 제2 노드(Node2)에 연결되었다. 그러나 초기의 MTCMOS는 스탠바이 상태에서 제1 노 드(Node1)와 제2 노드(Node2)는 플로팅 되어 데이터를 유지할 수가 없었다. 이런 문제를 해결하기 위하여 도1 과 같이 소정 개수의 NMOS 트랜지스터(N1, N3)는 접지 전압(VSS)에 연결되고, 나머지 NMOS 트랜지스터(N2, N4)는 제2 노드(Node2)에 연결한다. 마찬가지로 소정 개수의 PMOS 트랜지스터(P2, P4)는 전원 전압(VDD)에 연결되고, 나머지 PMOS 트랜지스터(P1, P3)는 가상 접지(V-VDD)에 연결한다. 이것은 일반적으로 스탠바이 상태에서 입력되어야 하는 입력 신호(input)의 상태가 미리 결정 되어있으므로 도1 의 MTCMOS와 같이 구성하여 스탠바이 상태에서도 전압이 인가되는 트랜지스터(P2, P4, N1, N3)에 의해 데이터를 유지한다.
상기한 도1 의 MTCMOS에서는 액티브 동작 시에 전원 전압(VDD)과 접지 전압(VSS)이 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)를 통해 회로부(10)로 인가되므로 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)의 크기를 줄일 수 없었다. 그리고 실제 구현에서는 NMOS 트랜지스터(NM1)와 PMOS 트랜지스터(PM1)의 문턱전압(Vth)만으로는 스탠바이 시에 누설 전류를 완전하게 차단하기 어려웠으며, 스탠바이 상태에서도 전압이 인가되는 트랜지스터(P2, P4, N1, N3)를 통하여 작으나마 누설 전류가 흐르게 되는 문제가 있었다.
본 발명의 목적은 스탠바이 동작 시에 누설 전류를 차단하는 반도체 집적회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 집적회로는 전원 전압과 접지 전압 공급 라인 사이에 연결되는 제1 회로와 전원 전압 공급 라인과 접지 전압 사 이에 연결되는 제2 회로를 구비하는 회로부, 전원 전압과 전원 전압 공급 라인 및 접지 전압과 접지 전압 공급 라인 사이에 각각 연결되어 액티브 동작 시에 전원 전압과 접지 전압을 각각 전원 전압 공급 라인과 접지 전압 공급 라인으로 인가하는 액티브 트랜지스터, 및 전원 전압 공급 라인과 접지 전압 공급 라인 사이에 연결되어 스탠바이 동작 시에 전원 전압 공급 라인과 접지 전압 공급 라인의 전압을 동일하게 조절하는 이퀄라이저 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 회로부는 액티브 동작 시에 접지 전압이 인가되는 접지 전압 공급 라인과 연결되는 하나 이상의 제1 NMOS 트랜지스터와 제1 NMOS 트랜지스터와 전원 전압 사이에 연결되는 하나 이상의 제1 PMOS 트랜지스터를 구비하는 제1 회로, 및 액티브 동작 시에 전원 전압이 인가되는 전원 전압 공급 라인과 연결되는 하나 이상의 제2 PMOS 트랜지스터와 제2 PMOS 트랜지스터와 접지 전압 사이에 연결되는 하나이상의 제2 NMOS 트랜지스터를 구비하는 제2 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 액티브 트랜지스터는 전원 전압과 전원 전압 공급 라인 사이에 연결되고, 반전 액티브 신호에 응답하여 전원 전압을 전원 전압 공급 라인에 인가하는 PMOS 트랜지스터, 및 접지 전압과 접지 전압 공급 라인 사이에 연결되고, 액티브 신호에 응답하여 접지 전압을 접지 전압 공급 라인에 인가하는 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 액티브 트랜지스터는 회로부의 트랜지스터 보다 높은 문턱전압을 가지는 MOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 이퀄라이저 트랜지스터는 전원 전압 공급 라인과 접지 전압 공급 라인 사이에 연결되고, 스탠바이 동작 시에 반전 액티브 신호에 응답하여 전원 전압 공급 라인과 접지 전압 공급 라인을 연결하는 NMOS 트랜지스터인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 누설 전류를 차단하는 반도체 집적회로를 설명하면 다음과 같다.
도2 는 본 발명에 따른 반도체 집적회로의 실시 예이다.
도2 에서 반도체 집적회로는 제1 노드(Node1)와 제2 노드(Node2) 사이에 연결되어 소정의 기능을 수행하는 회로부(110), 전원 전압(VDD)과 제1 노드(Node1) 및 접지 전압(VSS)과 제2 노드(Node2)사이에 각각 연결되어 반도체 집적회로가 스탠바이 동작 시에 회로부(110)에 공급되는 전류를 차단하고, 액티브 동작 시에 회로부(110)로 전류를 공급하는 액티브 트랜지스터, 및 제1 노드(Node1)와 제2 노드(Node2) 사이에 연결되어 스탠바이 동작 시에 제1 노드(Node1)와 제2 노드(Node2)의 전압을 동일하게 조절하는 이퀄라이저 트랜지스터(EQTR)를 구비한다.
회로부(110)는 도1 의 회로부(10)와 동일하게 소정의 기능을 수행하기 위한 회로로서 낮은 문턱전압을 가지는 MOS 트랜지스터들(P1 ~ P4, N1 ~ N4)로 구현되어 있다. 여기서 낮은 문턱전압은 PMOS 트랜지스터(P1 ~ P4)와 NMOS 트랜지스터(N1 ~ N4)가 서로 다르며, 극성에 무관하게 절대치로서의 문턱전압 값이다. PMOS 트랜지스터(P1 ~ P4)는 낮은 문턱 전압으로 소정의 제1 문턱 전압을 가지며, NMOS 트랜지 스터(N1 ~ N4)는 낮은 문턱 전압으로 소정의 제2 문턱 전압을 가진다.
회로부(110)는 간단한 일예로서 복수개의 인버터를 구성하였다. 그리고 스탠바이 상태에서도 전압이 인가되는 MOS 트랜지스터(P2, P4, N1, N3)에 의해 데이터를 유지할 수 있도록 소정 개수의 NMOS 트랜지스터(N1, N3)는 접지 전압(VSS)에 연결되고, 나머지 NMOS 트랜지스터(N2, N4)는 제2 노드(Node2)에 연결한다. 마찬가지로 소정 개수의 PMOS 트랜지스터(P2, P4)는 전원 전압(VDD)에 연결되고, 나머지 PMOS 트랜지스터(P1, P3)는 제1 노드(Node1)에 연결한다.
액티브 트랜지스터(PM1, NM1)는 회로부(110)의 MOS 트랜지스터들(P1 ~ P4, N1 ~ N4)보다 높은 문턱전압을 가지는 MOS 트랜지스터로서, 전원 전압(VDD)과 제1 노드(Node1) 사이에 연결되고 반전 액티브 신호를 게이트 단자로 인가받는 PMOS 트랜지스터(PM1)와 접지 전압(VSS)과 제2 노드(Node2) 사이에 연결되고 액티브 신호를 게이트 단자로 인가받는 NMOS 트랜지스터(NM1)로 구성된다.
액티브 트랜지스터(PM1, NM1)는 스탠바이 시에는 회로부(110)로 공급되는 전류를 차단해야하므로 문턱전압이 높아야 하며, 액티브 시에는 회로부(110)로 충분한 전류를 공급해야하므로 크기가 커야한다. 만일 구동해야 하는 회로부(110)의 MOS 트랜지스터가 많은 경우에는 복수개의 액티브 트랜지스터를 구비하여 전류를 공급할 수 있다.
이퀄라이저 트랜지스터(EQTR)는 제1 노드(Node1)와 제2 노드(Node2) 사이에 연결되고, 게이트 단자로 액티브 신호를 인가받는 NMOS 트랜지스터이다. 따라서 '하이' 레벨의 액티브 신호가 인가되면 제1 노드(Node1)와 제2 노드(Node2)를 연결 하여 두 노드 사이의 전압을 동일하게 조절한다.
도2 를 참조로 하여 본 발명의 반도체 집적회로의 동작을 설명하면, 회로부(110)가 액티브 상태일 때 인가되는 액티브 신호(ACT)는 '하이'레벨이고 반전 액티브 신호(ACTB)는 '로우'레벨이다. 따라서 '하이'레벨의 액티브 신호(ACT)를 인가받는 NMOS 트랜지스터(NM1)와 '로우'레벨의 반전 액티브 신호(ACTB)를 인가받는 PMOS 트랜지스터(PM1)는 모두 턴 온 된다. 액티브 트랜지스터(PM1, NM1)가 모두 턴 온 되면 제1 노드(Node1)에는 PMOS 트랜지스터(PM1)를 통하여 전원 전압(VDD)이 인가되고, 제2 노드(Node2)에는 NMOS 트랜지스터(NM1)를 통하여 접지 전압(VSS)이 인가되어 회로부(110)가 동작할 수 있는 전원이 공급된다.
회로부(110)는 전원이 공급됨으로서 소정의 동작을 수행할 수 있게 되고, 이때 이퀄라이저 트랜지스터(EQTR)는 '로우'레벨의 반전 액티브 신호(ACTB)에 응답하여 턴 오프 된다.
회로부(110)가 소정의 동작을 수행한 후 스탠바이 상태로 전환되면 액티브 신호(ACT)는 '로우'레벨로 인가되고, 반전 액티브 신호(ACTB)는 '하이'레벨로 인가된다.
'하이'레벨의 반전 액티브 신호(ACTB)를 게이트 단자로 인가받는 PMOS 트랜지스터(PM1)와 '로우'레벨의 액티브 신호(ACT)를 게이트 단자로 인가받는 NMOS 트랜지스터(NM1)는 모두 턴 오프 된다. 따라서 제1 노드(Node1)와 제2 노드(Node2)는 모두 플로팅 상태가 되고 회로부(110)에는 전원이 공급되지 않으므로 어떤 동작도 수행하지 못한다.
도2 에서 회로부(110)는 복수개의 인버터(inverter)로 구성된 버퍼(buffer)로서 스탠바이 동작 시에 입력 신호(input)가 "하이"레벨로 인가되도록 설정이 되어있는 경우에 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 의하여 구성된 제1 인버터는 "로우"레벨의 신호를 출력한다. 그리고 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)에 의하여 구성된 제2 인버터는 제1 인버터로부터 "로우"레벨의 신호를 인가받아 "하이"레벨의 신호를 출력한다. 마찬가지로 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)에 의하여 구성된 제3 인버터와 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)에 의하여 구성된 제4 인버터도 동일하게 동작한다. 그러나 상기한 회로부(110)의 동작은 실제로는 어떠한 작업을 수행하기 위한 동작이 아니라 제1 노드(Node1)와 제2 노드(Node2)에 연결되지 않고 스탠바이 동작 시에서도 전압이 인가되는 트랜지스터(P2, P4, N1, N3)들을 이용하여 버퍼에 인가된 데이터의 상태를 저장하기 위한 것이다.
그리고 이퀄라이저 트랜지스터(EQTR)는 스탠바이 동작 시에 '하이'레벨의 반전 액티브 신호(ACTB)를 인가받아 턴 온 된다. 이퀄라이저 트랜지스터(EQTR)가 턴 온 되면, 제1 노드(Node1)와 제2 노드(Node2)가 연결되어 전하를 공유(charge sharing)하게 된다. 따라서 제1 노드(Node1)와 제2 노드(Node2)는 모두 전원 전압(VDD)의 절반 레벨의 전압(1/2*VDD)을 갖게 된다.
제1 노드(Node1)와 제2 노드(Node2)는 모두 1/2*VDD 레벨의 동일 전압이 되면 회로부(110)의 MOS 트랜지스터(P1 ~ P4, N1 ~ N4) 중에서 제1 노드(Node1)에 연결된 PMOS 트랜지스터(P1, P3)와 제2 노드(Node2)에 연결된 NMOS 트랜지스터(N2, N4) 각각은 게이트-소스 전압(Vgs)이 역바이어스 전압으로 인가되어 누설 전류를 차단하게 된다.
도2 에서는 스탠바이 동작 시에 입력 신호(input)가 '하이'레벨로 인가되는 경우로 설정하였으나 입력 신호(input)가 '로우'레벨로 인가되는 경우에는 소정 개수의 NMOS 트랜지스터(N2, N4)는 접지 전압(VSS)에 연결되고, 나머지 NMOS 트랜지스터(N1, N3)는 제2 노드(Node2)에 연결한다. 마찬가지로 소정 개수의 PMOS 트랜지스터(P1, P3)는 전원 전압(VDD)에 연결되고, 나머지 PMOS 트랜지스터(P2, P4)는 제1 노드(Node1)에 연결한다.
도3a 와 도3b 는 각각 도1 과 도2 의 반도체 집적회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
도1 과 도3a 를 참조로 하여 도1 의 반도체 집적회로를 설명하면 액티브 상태에서 제1 노드(Node1)는 PMOS 트랜지스터(PM1)를 통하여 전원 전압(VDD)을 인가받아 전원 전압(VDD) 레벨을 유지한다. 그리고 제2 노드(Node2)는 NMOS 트랜지스터(NM1)를 통하여 접지 전압(VSS)을 인가받아 접지 전압(VSS) 레벨을 유지한다.
액티브 상태에서 스탠바이 상태로 되면 액티브 신호(ACT)는 '하이'레벨에서 '로우'레벨로 천이되고, 반전 액티브 신호(ACTB)는 '로우'레벨에서 '하이'레벨로 천이된다. 따라서 액티브 트랜지스터(PM1, NM1)는 모두 턴 오프 되고 제1 노드(Node1)와 제2 노드(Node2)는 모두 플로팅 상태가 되어, 제1 노드(Node1)는 전원 전압(VDD)보다 일정 수준 낮은 레벨의 전압을 가지게 되고 제2 노드(Node2)는 접지 전압(VSS)보다 일정 수준 높은 레벨의 전압을 가지게 된다.
그러나 액티브 트랜지스터(PM1, NM1)가 모두 턴 오프 되어 있다하더라도 액티브 트랜지스터(PM1, NM1)의 문턱전압(Vth) 만으로는 누설 전류를 완전히 차단하기에는 어려움이 있기 때문에 회로부(10)에 '하이'레벨의 입력 신호(input)가 인가되면 누설 전류가 작으나마 흐를 수 있게 된다.
도2 와 도3b 를 참조로 하여 도2 의 반도체 집적회로를 설명하면, 도3a 와 동일하게 액티브 상태에서 제1 노드(Node1)는 PMOS 트랜지스터(PM1)를 통하여 전원 전압(VDD)을 인가받아 전원 전압(VDD) 레벨을 유지한다. 그리고 제2 노드(Node2)는 NMOS 트랜지스터(NM1)를 통하여 접지 전압(VSS)을 인가받아 접지 전압(VSS) 레벨을 유지한다.
액티브 상태에서 스탠바이 상태로 되면 액티브 신호(ACT)는 '하이'레벨에서 '로우'레벨로 천이되고, 반전 액티브 신호(ACTB)는 '로우'레벨에서 '하이'레벨로 천이된다. 따라서 액티브 트랜지스터(PM1, NM1)는 모두 턴 오프 되고 제1 노드(Node1)와 제2 노드(Node2)는 모두 플로팅 상태가 된다.
이때 이퀄라이저 트랜지스터(EQTR) 또한 '하이'레벨로 천이되는 반전 액티브 신호(ACTB)를 인가받아 턴 온 되고, 플로팅 상태가 되는 제1 노드(Node1)와 제2 노드(Node2)를 전하 공유하여 전원 전압(VDD)과 접지 전압(VSS)의 중간 크기의 전압 레벨로 만든다.
따라서 회로부(110)의 PMOS 트랜지스터(P1, P3)와 NMOS 트랜지스터(N2, N4) 각각은 게이트-소스 전압(Vgs)이 역바이어스 전압으로 인가되어 누설 전류를 차단하게 된다.
즉 액티브 트랜지스터(PM1, NM1)의 문턱전압(Vth) 뿐만 아니라 회로부(110)의 MOS 트랜지스터(P1, P3, N2, N4) 또한 누설 전류를 차단한다. 따라서 누설 전류를 더욱 완전히 차단할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 집적회로는 MTCMOS가 적용되는 반도체 집적회로의 제1 노드와 제2 노드 사이에 연결되는 이퀄라이저 트랜지스터를 구비하여, 제1 노드와 제2 노드에 각각 연결된 MOS 트랜지스터들의 게이트-소스 전압이 역바이어스로 인가되도록 하므로 액티브 트랜지스터 뿐만 아니라 논리회로부의 MOS 트랜지스터에서도 누설 전류를 차단할 수 있다.

Claims (5)

  1. 전원 전압과 접지 전압 공급 라인 사이에 연결되는 제1 회로와 전원 전압 공급 라인과 접지 전압 사이에 연결되는 제2 회로를 구비하는 회로부;
    상기 전원 전압과 상기 전원 전압 공급 라인 및 상기 접지 전압과 상기 접지 전압 공급 라인 사이에 각각 연결되어 액티브 동작 시에 상기 전원 전압과 상기 접지 전압을 각각 상기 전원 전압 공급 라인과 상기 접지 전압 공급 라인으로 인가하는 액티브 트랜지스터; 및
    상기 전원 전압 공급 라인과 상기 접지 전압 공급 라인 사이에 연결되어 스탠바이 동작 시에 상기 전원 전압 공급 라인과 상기 접지 전압 공급 라인의 전압을 동일하게 조절하는 이퀄라이저 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1 항에 있어서, 상기 회로부는
    액티브 동작 시에 상기 접지 전압이 인가되는 상기 접지 전압 공급 라인과 연결되는 하나 이상의 제1 NMOS 트랜지스터와 상기 제1 NMOS 트랜지스터와 상기 전원 전압 사이에 연결되는 하나 이상의 제1 PMOS 트랜지스터를 구비하는 제1 회로; 및
    액티브 동작 시에 상기 전원 전압이 인가되는 상기 전원 전압 공급 라인과 연결되는 하나 이상의 제2 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터와 상기 접 지 전압 사이에 연결되는 하나이상의 제2 NMOS 트랜지스터를 구비하는 제2 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  3. 제1 항에 있어서, 상기 액티브 트랜지스터는
    상기 전원 전압과 상기 전원 전압 공급 라인 사이에 연결되고, 반전 액티브 신호에 응답하여 상기 전원 전압을 상기 전원 전압 공급 라인에 인가하는 PMOS 트랜지스터; 및
    상기 접지 전압과 상기 접지 전압 공급 라인 사이에 연결되고, 액티브 신호에 응답하여 상기 접지 전압을 상기 접지 전압 공급 라인에 인가하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  4. 제3 항에 있어서, 상기 액티브 트랜지스터는
    상기 회로부의 트랜지스터 보다 높은 문턱전압을 가지는 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  5. 제1 항에 있어서, 상기 이퀄라이저 트랜지스터는
    상기 전원 전압 공급 라인과 상기 접지 전압 공급 라인 사이에 연결되고, 스탠바이 동작 시에 반전 액티브 신호에 응답하여 상기 전원 전압 공급 라인과 상기 접지 전압 공급 라인을 연결하는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
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