CN110350908A - 数据保持电路以及方法 - Google Patents

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Abstract

本发明的实施例提供了数据保持电路以及方法。电路包括从锁存器，从锁存器包括第一输入端和输出端，第一输入端连接至主锁存器，以及保持锁存器，保持锁存器包括连接至输出端的第二输入端。主锁存器和从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，保持锁存器被配置为在具有与第一电源电压电平不同的第二电源电压电平的第二电源域中工作，以及该电路还包括电平移位器，该电平移位器被配置为将信号电平从第一电源电压电平和第二电源电压电平中的一个移位为第一电源电压电平和第二电源电压电平中的另一个。

Description

数据保持电路以及方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，包括数据保持电路以及方法。
背景技术
电子电路有时包括在不使用时断电的一个或多个部分，以节省能量并且延长电池寿命。为了提供连续性，通常在断电事件之前保存数据位，然后在断电部分再次通电后恢复到数据位先前的电路位置。通常使用锁存电路保存数据位。
发明内容
根据本发明的一个方面，提供了一种电路，包括：从锁存器，包括第一输入端和输出端，所述第一输入端连接至主锁存器；以及保持锁存器，包括连接至所述输出端的第二输入端，其中所述主锁存器和所述从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，所述保持锁存器被配置为在具有与所述第一电源电压电平不同的第二电源电压电平的第二电源域中工作，和所述电路还包括电平移位器，所述电平移位器被配置为将信号电平从所述第一电源电压电平和所述第二电源电压电平中的一个移位为所述第一电源电压电平和所述第二电源电压电平中的另一个。
根据本发明的另一个方面，提供了一种集成电路(IC)，包括：第一锁存器,电连接至第二锁存器，所述第一锁存器包括位于第一n阱中的第一晶体管；保持锁存器，电连接至所述第一锁存器，所述保持锁存器包括位于与所述第一n阱分隔开的第二n阱中的第二晶体管；以及电平移位器，包括位于所述第一n阱或所述第二n阱中的第三晶体管。
根据本发明的又一个方面，提供了一种保持数据位的方法，包括：在保持锁存器的输入端处接收第一逻辑电平；响应于所述第一逻辑电平将逻辑状态存储到所述保持锁存器中；以及在从锁存器的输入端处接收第二逻辑电平，所述第二逻辑电平对应于存储的所述逻辑状态，其中，存储所述逻辑状态和接收所述第二逻辑电平中的至少一个包括使用电平移位器。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的数据保持电路的图。
图2是根据一些实施例的数据保持集成电路的图。
图3是根据一些实施例的数据保持电路的图。
图4是根据一些实施例的数据保持电路的图。
图5是根据一些实施例的数据保持电路的图。
图6是根据一些实施例的数据保持电路的图。
图7是根据一些实施例的数据保持电路的图。
图8是根据一些实施例的数据保持电路的图。
图9是根据一些实施例的保持数据位的方法的图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。包括其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
数据保持电路包括主锁存器、从锁存器和保持锁存器(也称为气囊锁存器)。主锁存器和从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，并且保持锁存器被配置为在具有独立于第一电源电压电平的第二电源电压电平的第二电源域中工作。保持锁存器被配置为将逻辑电平从第一电源电压电平移位为第二电源电压电平，并且数据保持电路包括第一电源域中的电平移位器，该电平移位器被配置为将逻辑电平从第二电源电压电平移位为第一电源电压电平。
因此，数据保持电路能够在第一电源域断电期间通过使用第二电源电压电平操作保持锁存器来保持数据位。通过能够使用与第一电源电压电平不同的第二电源电压电平，与不使用与第一电源电压电平不同的第二电源电压电平的方法相比，数据保持电路在集成电路(IC)布局内的电路应用和放置方面具有增大的灵活性。
图1是根据一些实施例的数据保持电路100的图。数据保持电路100是电子电路，其被配置为接收在电源域D1中的数据位D和SI，响应于选择信号SE和一个或多个时钟信号(未示出)输出代表接收的电源域D1中的数据位中的一个的锁存数据位Q，以及将代表接收的电源域D2中的数据位D或SI的数据位保持，电源域D2与电源域D1分隔开。
在各个实施例中，数据保持电路100称为触发器电路、保持触发器电路、保持触发电路、气囊(ballon)触发器电路或气囊触发电路。在一些实施例中，数据保持电路100是IC，例如，下面参照图2讨论的数据保持IC200。
电源域D1是电路(未示出)中数据保持电路100被配置为在其中工作的第一部分。电源域D1包括被配置为在通电模式和断电模式下供电的第一电源分配装置，该第一电源分配装置包括一个或多个第一电源节点(例如，下面参照图2讨论的电源节点V1N)和一个或多个第一参考节点(未在图1中示出)，例如，下面参照图2讨论的参考节点VSSN。
电源域D2是电路中数据保持电路100被配置为工作的第二部分。电源域D2包括被配置为在通电模式下供电的第二电源分配装置，该第二电源分配装置包括一个或多个第二电源节点(例如，下面参照图2讨论的电源节点V2N)和一个或多个第二参考节点(未在图1中示出)，例如，下面参照图2讨论的参考节点VSSN。
在通电模式下，电源域D1的一个或多个第一电源节点相对于一个或多个第一参考节点上的参考电压电平(例如，下面参照图2至图8讨论的接地或参考电压电平VSS)具有第一电源电压电平(例如，下面参照图2至图8讨论的电源电压电平VDD1)。在断电模式下，电源域D1的一个或多个第一电源节点具有处于或接近参考电压电平的断电电压电平。
在通电模式下，电源域D2的一个或多个第二电源节点被配置为相对于参考电压电平具有第二电源电压电平，如下面参照图2至图8讨论的电源电压电平VDD2。其中的数据保持电路被配置为工作的电路包括电源域D2，电源域D2被配置为在电源域D1工作在通电模式下期间以及在电源域D1工作在断电模式下期间在通电模式下工作。
在各个实施例中，电源域D2的第二电源电压电平小于、等于或大于电源域D1的第一电源电压电平。
数据保持电路100包括电源域D1中的选择电路110、主锁存器120、从锁存器130、电平移位电路150和电源域D2中的保持锁存器140。选择电路110包括被配置为接收数据位D的输入端111、被配置为接收数据位SI的输入端113、被配置为接收信号SE的输入端115和连接至主锁存器120的输入端121的输出端112。主锁存器120包括连接至从锁存器130的输入端131的输出端122。
从锁存器130包括被配置为接收一个或多个控制信号(例如，信号RESTORE)的输入端133、被配置为输出数据位Q的输出端132，以及连接至保持锁存器140的输入端141的输出端134。保持锁存器140包括被配置为接收一个或多个控制信号(例如，信号S)的输入端143，以及连接至电平移位电路150的输入端151的输出端142。电平移位电路150包括连接至从锁存器130的输入端135的输出端152。在一些实施例中，主锁存器120包括连接至保持锁存器140的输入端141的输出端122(未示出)，而从锁存器130不包括输入端131。
两个或更多个电路元件被认为基于一个或多个直接信号连接和/或一个或多个间接信号连接而连接，这些间接信号连接包括两个或更多个电路元件之间的一个或多个逻辑器件，例如反相器或逻辑门。在一些实施例中，两个或更多个连接电路元件之间的信号通信能够由一个或多个逻辑器件修改，例如，反相或条件化。
讨论的关于数据保持电路100的数据位和信号被配置为具有对应于逻辑状态的一个或多个电压电平。高逻辑状态对应于处于或高于第一预定阈值的电压电平，并且低逻辑状态对应于处于或低于第二预定阈值的电压电平。
在电源域D1中，第一预定阈值对应于处于或接近第一电源电压电平的电压电平，而在电源域D2中，第一预定阈值对应于处于或接近第二电源电压电平的电压电平。第二预定阈值对应于处于或接近电源域D1和D2中的参考电压电平的电压电平。
锁存电路(例如，主锁存器120、从锁存器130或保持锁存器140)是包括一个或多个交叉耦合的反相逻辑器件的电子电路，并且因此被配置为维持代表接收的数据位或互补数据位对的两种可能逻辑状态的两个逻辑状态中的一个。
选择电路110是被配置为响应于在相应输入端111和113处接收并且响应于在输入端115处接收的信号SE而选择的数据位D和SI中的一个而在输出端112处输出数据位B1的电子电路。在各个实施例中。选择电路110被配置为如所选的数据位D或SI或者如所选且反相的数据位D或SI而输出数据位B1。
因此，选择电路110被配置为将代表选择的数据位D或SI的数据位B1传递至主锁存器120。在一些实施例中，选择电路110包括多路复用器。在一些实施例中，数据保持电路100不包括选择电路110，而包括缓冲器或反相器(未示出)，缓冲器或反相器被配置为将表示数据位D或SI的数据位B1传递至主锁存器120。在一些实施例中，数据保持电路100不包括选择电路110，并且主锁存器120被配置为在输入端121处接收来自除数据保持电路100之外的电路(未示出)的数据位B1。
主锁存器120是锁存电路，被配置为在输入端121处接收数据位B1，并且基于所接收的数据位B1在输出端122处输出数据位B2并且响应于一个或多个时钟信号而选择性地锁存(未在图1中示出)数据位B2。在各个实施例中，主锁存器120被配置为如锁存的数据位B1或如锁存的反相数据位B1而输出数据位B2。因此，主锁存器120被配置为将表示数据位B1的锁存的数据位B2传递至从锁存器130。
从锁存器130是锁存电路，被配置为在输入端131处接收锁存的数据位B2、在输入端135处接收来自电平移位电路150的数据位B5，以及在输入端133处接收信号RESTORE。从锁存器130的输出端134被配置为基于锁存的数据位B2输出数据位B3，并且输出端132被配置为响应于信号RESTORE而基于锁存的数据位B2和B5的一个输出数据位Q，并且响应于一个或多个时钟信号锁存(未在图1中示出)。
在各个实施例中，从锁存器130被配置为基于锁存的数据位B2输出如锁存的数据位B2、反相锁存的数据位B2或互补位对的数据位B3。因此，从锁存器130被配置为将表示数据位B2的数据位B3传输至保持锁存器140。在一些实施例中，从锁存器130未被配置为接收数据位B2或输出数据位B3，并且主锁存器120被配置为将数据位B2作为数据位B3传输至保持锁存器140。
从锁存器130被配置为在操作中响应具有高和低逻辑状态中的一个的信号RESTORE而输出基于数据位B2的数据位Q，并且响应具有高和低逻辑状态中的另一个的信号RESTORE而输出基于数据位B5的数据位Q。在各个实施例中，从锁存器130被配置为输出作为数据位B2和B5中的锁存的一个、反相的数据位B2和B5中的锁存的一个或基于数据位B2和B5中锁存的一个的互补位对数据位Q。因此，从锁存器130被配置为从数据保持电路100输出锁存的数据位Q，锁存的数据位Q表示数据位B2和B5中的一个并且基于信号RESTORE。
保持锁存器140是锁存电路，其被配置为在输入端141处接收来自从锁存器130或主锁存器120的数据位B3，在输入端143处接收信号S，并且在输出端142处基于数据位B3输出数据位B4并且响应于信号S和一个或多个时钟信号(未在图1中示出)锁存。在各个实施例中，保持锁存器140被配置为输出数据位B4以作为锁存或未锁存的数据位B3、锁存或未锁存的反相数据位B3、互补位对B3中的锁存或未锁存预定的一个，或基于锁存或未锁存的数据位B3的互补位对。
通过包括在电源域D1中，从锁存器130被配置为输出数据位B3，该数据位B3具有对应于第一电源电压电平的高逻辑状态和对应于参考电压电平的低逻辑状态中的一个或组合。通过包括在电源域D2中，保持锁存器140被配置为使用具有对应于相应的第二电源电压电平和参考电压电平的高和低逻辑状态的数据位和信号来工作。因此，保持锁存器140包括一个或多个电平移位器(未在图1中示出)，被配置为将数据位B3的高逻辑状态从第一电源电压电平移位为第二电源电压电平。
保持锁存器140被配置为在操作中响应具有高和低逻辑状态中的一个的信号S而锁存数据位B4且输出作为锁存的数据位B4的数据位B4，并且响应具有高和低逻辑状态中的另一个的信号S而输出作为未锁存的数据位B4的数据位B4。因此，保持锁存器140被配置为将表示数据位B3并且基于信号S的锁存或未锁存的数据位B4传递至电平移位电路150。
电平移位电路150是被配置为在输入端151处接收来自保持锁存器140的数据位B4，并且基于数据位B4在输出端152处输出数据位B5的电子电路。在各个实施例中，电平移位电路150被配置为输出作为数据位B4、反相数据位B4或互补位对B4中预定的一个的数据位B5。
通过包括在电源域D2中，保持锁存器140被配置为输出数据位B4，该数据位B4具有对应于第二电源电压电平的高逻辑状态和对应于参考电压电平的低逻辑状态中的一个或组合。通过包括在电源域D1中，电平移位电路150被配置为使用具有对应于相应的第一电源电压电平和参考电压电平的高和低逻辑状态的数据位和信号来工作。
因此，电平移位电路150包括一个或多个电平移位器(未在图1中示出)，被配置为将数据位B4的高逻辑状态从第二电源电压电平移位为第一电源电压电平。因此，电平移位电路150被配置为将表示数据位B4的数据位B5传递至从锁存器130。
在一些实施例中，第一电源电压电平高于第二电源电压电平，保持锁存器140被配置为向下移位数据位B3的高逻辑状态，并且电平移位电路150被配置为向上移位数据位B4的高逻辑状态。在一些实施例中，第一电源电压电平低于第二电源电压电平，保持锁存器140被配置为向上移位数据位B3的高逻辑状态，并且电平移位电路150被配置为向下移位数据位B4的高逻辑状态。在一些实施例中，第一电源电压电平等于第二电源电压电平，保持锁存器140被配置为维持数据位B3的高逻辑状态，并且电平移位电路150被配置为维持数据位B4的高逻辑状态。
因此，数据保持电路100被配置为在两个电源域D1和D2都在通电模式下工作期间接收数据位D和SI以及信号SE。选择电路110被配置为将表示数据位D或SI并且基于信号SE的数据位B1传递至主锁存器120，主锁存器120被配置为将表示数据位B1的锁存数据位B2传递至从锁存器130，从锁存器130被配置为将表示锁存数据位B2的数据位B3传递至保持锁存器140，保持锁存器140被配置为将表示数据位B3的电平移位的数据位B4传递至电平移位电路150，电平移位电路150被配置为将表示数据位B4的电平移位的数据位B5传递至从锁存器130，并且从锁存器130被配置为输出表示从主锁存器120接收的数据位B2或从电平移位电路150接收的数据位B5的数据位Q。
在操作中，基于例如信号RESTORE的控制信号的第一逻辑状态，从锁存器130输出表示锁存的数据位B2的锁存的数据位Q。因为数据位B2表示数据位B1，并且数据位B1表示接收的数据位D和SI中所选的一个，所以数据位Q的逻辑状态表示所选的数据位D或SI的逻辑状态。
基于控制信号(例如，信号S)的第一逻辑状态，保持锁存器140将表示数据位B3的电平移位的和未锁存的数据位B4传递至电平移位电路150，并且电平移位电路150将表示数据位B4的电平移位的数据位B5传递至从锁存器130。响应于控制信号转变，例如从信号S的第一逻辑状态转变为信号S的第二逻辑状态，保持锁存器140锁存电平移位的数据位B4并且将电平移位和锁存的数据位B4输出至电平移位电路150。因为数据位B4表示数据位B3，并且数据位B3表示数据位B2，因此电平移位和锁存的数据位B4的逻辑状态表示接收的数据位D和SI中所选的一个的逻辑状态。
响应于电源域D1从通电模式转变为断电模式，选择电路110、主锁存器120、从锁存器130和电平移位电路150变得不可操作，并且不维持数据位D、SI、B1、B2、B3、B5和Q的逻辑状态。因为电源域D2继续处于通电模式，所以保持锁存器140继续将电平移位和锁存的数据位B4输出至电平移位电路150。
响应于电源域D1从断电模式返回至通电模式，选择电路110、主锁存器120、从锁存器130和电平移位电路150变得可操作，其中，数据位D、SI、B1、B2、B3、B5和Q的逻辑状态不受控制。因为电源域D2继续处于通电模式，所以保持锁存器140继续将电平移位和锁存的数据位B4输出至电平移位电路150，并且电平移位电路150基于电平移位和锁存的数据位B4重新将电平移位的数据位B5传递至从锁存器130。
因为数据位B5基于数据位B4，并且数据位B4的逻辑状态表示在电源域D1转变为断电模式之前接收和选择的数据位D或SI的逻辑状态，数据位B5的逻辑状态表示在电源域D1转变为断电模式之前接收和选择的数据位D或SI的逻辑状态。
响应于控制信号转变，例如，从信号RESTORE的第一逻辑状态转变为信号RESTORE的第二逻辑状态，从锁存器130基于电平移位的数据位B5输出锁存数据位Q。因为锁存的数据位Q基于数据位B5，所以数据位Q的逻辑状态表示在电源域D1转变为断电模式之前接收和选择的数据位D或SI的逻辑状态。因此，电源域D1返回至通电模式之后的数据位Q的逻辑状态匹配电源域D1转变为断电模式之前的数据位Q的逻辑状态。
数据保持电路100通过操作在具有独立于第一电源电压电平的第二电源电压电平的电源域D2中的保持锁存器140，从而能够在电源域D1处于断电模式期间保持数据位Q的逻辑状态。通过能够使用与第一电源电压电平不同的第二电源电压电平，与不使用独立于第一电源电压电平的第二电源电压电平的方法相比，数据保持电路100在电路应用和IC布局内的放置方面具有增加的灵活性。
通过能够使用低于第一电源电压电平的第二电源电压电平，与用于保持数据的第二电源电压电平等于第一电源电压电平的方法相比，数据保持电路100还能够使用更少的功率和更低的漏电流来保持数据。
图2是根据一些实施例的数据保持IC 200的图。数据保持IC 200是上面参照图1讨论的数据保持电路100的非限制性实例。
图2示出了包括上面参照图1讨论的电源域D1和D2的数据保持IC 200的平面图。数据保持IC 200也包括电源节点V1N和V2N、参考节点VSSN、栅极结构G、有源区域AA(也称为氧化物扩散或限定(OD))以及n阱NW1和NW2。
图2中示出的电源节点V1N和V2N、参考节点VSSN、栅极结构G、有源区域AA和n阱NW1和NW2的数量仅用于说明。在各个实施例中，数据保持IC 200包括更多或更少数量的电源节点V1N和V2N、参考节点VSSN、栅极结构G、有源区域AA或n阱NW1或NW2。
电源节点V1N是一个或多个导电元件，被配置为将具有第一电源电压电平VDD1的电源(未示出)连接至电源域D1中的电路组件。在图2中示出的实施例中，电源节点V1N横跨电源域D1和D2延伸。在一些实施例中，电源节点V1N不延伸至电源域D2中。
图2示出了电源节点V1N的单个金属段。在各个实施例中，除了单个金属段之外，电源节点V1N还包括一个或多个金属段，为了清楚起见，未在图2中示出。在一些实施例中，电源节点V1N包括IC的金属3层的一个或多个段。
每个参考节点VSSN均是一个或多个导电元件，被配置为将接地或具有参考电压电平VSS的其它电压参考连接至电源域D1和D2的每个中的电路组件。在图2中示出的实施例中，每个参考节点VSSN均横跨电源域D1和D2延伸。在一些实施例中，给定参考节点VSSN不延伸至电源域D1和D2中的一个。
图2示出了每个参考节点VSSN的单个金属段。在各个实施例中，除了单个金属段之外，参考节点VSSN中的一个或两个还包括一个或多个金属段，为了清楚起见，未在图2中示出。在一些实施例中，参考节点VSSN中的一个或两个包括IC的金属3层的段。
电源节点V2N是一个或多个导电元件，被配置为将具有第二电源电压电平VDD2的电源(未示出)连接至电源域D2中的电路组件。在图2中示出的实施例中，电源节点V2N包括金属段MH和金属段MV，金属段MV通过通孔V0电连接至金属段MH。
在各个实施例中，金属段MH是IC的金属0和金属1层中的一个的段部，金属段MV是IC的金属0或金属1层中的另一段部，并且通孔V0是金属0和金属1层之间的IC的金属0通孔。在各个实施例中，数据保持IC200包括一个或多个金属段MH和MV以及通孔V0，以另被配置为承载电源域D2中的第二电源电压VDD2。
在各个实施例中，数据保持IC 200不包括金属段MH和MV以及通孔V0中的一个或多个，和/或包括除金属段MH和MV以及通孔V0之外的被配置为承载电源域D2中的第二电源电压VDD2的一个或多个金属段。
电源域D1和D2中的每个均包括位于多个有源区域AA上面的多个栅极结构G，从而限定包括在数据保持IC 200中的多个晶体管(未标记)。在图2中示出的实施例中，每个有源区域AA的整体均包括在电源域D1和D2的一个中。在各个实施例中，一个或多个有源区域AA延伸横跨两个电源域D1和D2。
除了图2中示出的部件之外，数据保持IC 200包括IC元件，例如，一个或多个接触件、通孔、隔离结构、阱、导电元件等，为了清楚起见未示出，并且与图2中示出的部件一起配置，以构成上面参照图1讨论的数据保持电路100的组件。
在图2中示出的实施例中，选择电路110、主锁存器120、从锁存器130和电平移位电路150中的每个均均包括电源域D1中的电源节点V1N、参考节点VSSN、栅极结构G、有源区域AA、n阱NW1的部分和其它部件，并且保持锁存器140包括电源域D2中的电源节点V2N、参考节点VSSN、栅极结构G、有源区域AA、n阱NW2的部分和其它部件。
通过被配置为使用与电源电压电平VDD1不同的电源电压电平VDD2，数据保持IC200具有上面参照数据保持电路100讨论的电路应用和IC布局灵活性的益处。
此外，电源域D1中的至少一个有源区域AA位于n阱NW1中，并且电源域D2中的至少一个有源区域AA位于n阱NW2中。因为对应于分隔开的n阱NW1和NW2的各晶体管之间的漏电流通常低于共享给定n阱NW1或NW2的各晶体管之间的漏电流，所以与保持锁存器与主锁存器或从锁存器共用阱的方法相比，数据保持IC 200能够具有更低的漏电流。
图3是根据一些实施例的数据保持电路300的图。数据保持电路300可用作上面参照图1讨论的数据保持电路100。
数据保持电路300包括选择电路310、主锁存器320、从锁存器330、保持锁存器340和电平移位电路350，每个均可用作上面参照数据保持电路100和图1讨论的对应选择电路110、主锁存器120、从锁存器130、保持锁存器140或电平移位电路150的部分或全部。
选择电路310包括p型晶体管P1至P5、n型晶体管N1至N5、被配置为承载第一电源电压电平VDD1的电源节点以及被配置为承载参考电压电平VSS的参考节点。
晶体管P1、P2、P5、N3、N1和N2串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间，晶体管P3和P4串联布置并且与晶体管P1和P2并联连接，并且晶体管N4和N5串联布置并且与晶体管N1和N2并联连接。
晶体管P1包括被配置为接收数据位SI的栅极，晶体管P2包括被配置为接收信号seb(即，信号SE的补码)的栅极，晶体管P3包括被配置为接收数据位D的栅极，晶体管P4包括栅极被配置为接收信号SE的栅极，晶体管N1包括被配置为接收信号SE的栅极，晶体管N2包括被配置为接收数据位SI的栅极，晶体管N4包括被配置为接收信号seb的栅极，并且晶体管N5包括被配置为接收数据位D的栅极。
晶体管N3包括被配置为接收时钟信号clkb的栅极，并且晶体管P5包括被配置为接收时钟信号clkbb(即，时钟信号clkb的补码)的栅极。晶体管N3和P5的源极端子彼此连接并且被配置为输出数据位B1。
如图3中示出的并且如上所述，选择电路310被配置为响应于信号SE的高逻辑状态而将数据位B1连接至对应于数据位SI的逻辑状态的第一电源电压电平VDD1或参考电压电平VSS，并且响应于信号SE的低逻辑状态而将数据位B1连接至对应于数据位D的逻辑状态的第一电源电压电平VDD1或参考电压电平VSS。选择电路310被配置为响应于互补时钟信号clkb和clkbb进一步将数据位B1连接至第一电源电压电平VDD1和参考电压电平VSS。
因此，选择电路310被配置为输出表示接收的数据位SI和D中的一个并且响应于信号SE的数据位B1。
主锁存器320包括NOR门NOR1、交叉耦合至NOR门NOR1的反相器INV1以及连接至NOR门NOR1的输出端和反相器INV1的输入端的传输门TG1。NOR门NOR1的输入端被配置为接收来自选择电路310的数据位B1以及信号CD，反相器INV1被配置为接收时钟信号clkbb，并且传输门TG1包括被配置为接收时钟信号clkb和clkbb的栅极。
如图3中示出的并且如上所述，主锁存器320被配置为响应具有低逻辑状态的信号CD，而使数据位B1反相，响应于时钟信号clkbb使用反相器INV1来锁存反相的数据位B1，并且响应于时钟信号clkb和clkbb使用传输门TG1来输出作为数据位B2的锁存的反相数据位B1。主锁存器320被配置为响应于具有高逻辑状态的信号CD，而使用传输门TG1响应于时钟信号clkb和clkbb，来输出具有低逻辑状态的数据位B2，从而操作为响应于信号CD而重置数据位B2。
因此，主锁存器320被配置为输出表示接收的数据位B1并且响应于信号CD的数据位B2。
从锁存器330包括p型晶体管P6至P8、n型晶体管N6至N8、反相器INV2至INV5、传输门TG2和TG3、被配置为承载第一电源电压电平VDD1的电源节点以及被配置为承载参考电压电平VSS的参考节点。
晶体管P6至P8、N6和N7串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间，并且晶体管N8与晶体管N7并联连接。晶体管P6包括连接至晶体管N8的栅极、反相器INV2的输出端和反相器INV3的输入端的栅极。晶体管P7包括被配置为接收信号CD的栅极，晶体管P8包括被配置为接收时钟信号clkbb的栅极，晶体管N6包括被配置为接收时钟信号clkb的栅极，并且晶体管N7包括被配置为接收信号CD的栅极。晶体管N6和P8的源极端子彼此连接并且连接至传输门TG2。
反相器INV2的输入端连接至传输门TG2和TG3，并且被配置为接收来自主锁存器320的数据位B2，并且反相器INV2的输出端被配置为输出反相的数据位B2以作为数据位B3。反相器INV3被配置为输出反相的数据位B3以作为数据位Q。
因此，晶体管P6至P8和N6至N8被配置为通过传输门TG2交叉耦合至反相器INV2并且响应于信号CD和时钟信号clkb和clkbb的反相器。
反相器INV5的输入端被配置为接收信号RESTORE，并且反相器INV5的输出端连接至反相器INV4的输入端和每个传输门TG2和TG3的栅极。反相器INV4的输出端连接至每个传输门TG2和TG3的另一栅极。
如图3中示出的并且如上所述，从锁存器330被配置为响应具有低逻辑状态的信号RESTORE而生成具有高逻辑状态的信号rn和具有低逻辑状态的信号rnb，从而导通传输门TG2，截止传输门TG3，并且使从锁存器330基于从数据位B2反相的数据位B3而输出锁存数据位Q。在一些实施例中，从锁存器330不包括反相器INV4和INV5中的一个或两个，并且数据保持电路300另外被配置为接收互补信号对rn和rnb。
从锁存器330被配置为响应具有高逻辑状态的信号RESTORE而生成具有低逻辑状态的信号rn和具有高逻辑状态的信号rnb，从而导通传输门TG3，截止传输门TG2，并且使从锁存器330输出基于从电平移位电路350接收的数据位B5的锁存数据位Q。
因此，从锁存器330被配置为从数据保持电路300输出表示数据位B2和B5的一个并且响应于信号RESTORE和CD的锁存数据位Q。
保持锁存器340包括p型晶体管P13至P20、n型晶体管N11至N18、反相器INV6至INV10、被配置为承载第二电源电压电平VDD2的电源节点以及被配置为承载参考电压电平VSS的参考节点。
晶体管P13、P14、N11和N12串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间，晶体管P15、P16、N13和N14串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间，晶体管P17、P18、N15和N16串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间，并且晶体管P19、P20、N17和N18串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间。
晶体管N11、P16、P18和N17中的每个均包括被配置为接收信号S的栅极，并且晶体管N13和N15的每个均包括被配置为接收信号sb(即，信号s的补码)的栅极。晶体管P14包括连接至晶体管N12的栅极和反相器INV8的输出端的栅极。晶体管P20包括连接至晶体管N18的栅极、反相器INV8的输入端和反相器INV9的输出端的栅极。反相器INV9包括被配置为接收数据位B3的输入端，并且反相器INV10包括被配置为接收信号S的输入端和连接至晶体管N13和N15的栅极的输出端。
晶体管P14、N11、P16和N13的源极端子彼此连接，连接至晶体管P17、P19和N16的栅极，并且连接至反相器INV6的输入端。晶体管P18、N15、P20和N17的源极端子彼此连接，连接至晶体管P13、P15和N14的栅极，并且连接至反相器INV7的输入端。反相器INV6和INV7包括被配置为输出作为互补位对的数据位B4。
因此，晶体管P13、P14、N12、P19、P20和N18被配置为响应于反相器INV8和INV9的输出的电平移位器，并且因此，晶体管P15、P17、N14和N16被配置为与电平移位器组合的锁存器。因此，晶体管N11、P16、N13、P18、N15和N17被配置为响应于互补信号S和sb控制组合电平移位器和锁存器。
如图3中示出的并且如上所述，保持锁存器340被配置为响应具有高逻辑状态的信号S而生成具有低逻辑状态的信号sb，从而导通晶体管N11和N17以启用电平移位器并且截至晶体管P16、N13、P18、N15以禁用锁存器。
保持锁存器340被配置为响应于信号S转变为低逻辑状态而截至晶体管N11和N17来，以使电平移位器的晶体管N12和N18与反相器INV8和INV9的相应输出端断开，并且导通晶体管P16、N13、P18、N15，以锁存且输出基于接收的数据位B3的数据位B4的互补位对。
因此，保持锁存器340被配置为输出表示数据位B3并且响应于信号S的锁存或未锁存数据位B4。
电平移位电路350包括p型晶体管P9至P12、n型晶体管N9和N10、被配置为承载第一电源电压电平VDD1的电源节点以及被配置为承载参考电压电平VSS的参考节点。
晶体管P9、P10和N9串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间，并且晶体管P11、P12和N10串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间。
晶体管P10包括连接至晶体管N9的栅极且被配置为接收数据位B4的互补位对中的一个的栅极。晶体管P12包括连接至晶体管N10的栅极且被配置为接收数据位B4的互补位对中的另一个的栅极。晶体管P10和N9的源极端子彼此连接并且连接至晶体管P11的栅极，并且晶体管P12和N10的源极端子彼此连接并且连接至晶体管P9的栅极。
因此，晶体管P9至P12、N9和N10被配置为响应于数据位B4的互补位对的电平移位器，并且因此，电平移位电路350被配置为输出基于数据位B4的数据位B5。
通过图3中描绘的配置并且如上所述，数据保持电路300具有上面参照数据保持电路100和200以及图1和2讨论的能力，并且还响应于信号CD。因此，数据保持电路300能够实现上面参照数据保持电路100和200讨论的益处。
图4是根据一些实施例的数据保持电路400的图。数据保持电路400可用作上面参照图1讨论的数据保持电路100。
数据保持电路400包括选择电路310、保持锁存器340和电平移位电路350，每个均参照上述数据保持电路300和图3的讨论。数据保持电路400也包括可用作主锁存器120的部分或全部的主锁存器420，以及可用作从锁存器130的部分或全部的从锁存器430，每个均参照上述数据保持电路100和图1的讨论。
主锁存器420包括如上面参照主锁存器320和图3讨论的那样配置的反相器INV1和传输门TG1。除了连接至NOR门NOR1的输入端和输出端之外，反相器INV1和传输门TG1连接至NAND门NAND1的相应输入端和输出端。NAND门NAND1包括被配置为接收信号sdn的输入端。
如图4中示出的并且如上所述，主锁存器420被配置为响应具有高逻辑状态的信号sdn，而使数据位B1反相，使用反相器INV1响应于时钟信号clkbb来锁存反相的数据位B1，并且使用传输门TG1响应于时钟信号clkb和clkbb来输出反相的数据位B1以作为数据位B2。主锁存器420被配置为响应于具有低逻辑状态的信号sdn，而使用传输门TG1响应时钟信号clkb和clkbb来输出具有高逻辑状态的数据位B2，从而操作为响应于信号sdn来置位数据位B2。
因此，主锁存器420被配置为输出表示接收的数据位B1并且响应于信号sdn的数据位B2。
从锁存器430包括如上面参照从锁存器330和图3讨论的那样配置的晶体管P6、P8、N6和N8、反相器INV2至INV5，以及传输门TG2和TG3。没有包括晶体管P7和N7，从锁存器430包括p型晶体管P21和n型晶体管N19。
晶体管P21与P6并联连接，并且包括被配置为接收信号sdn的栅极。晶体管N19与晶体管P6、P8、N6和N8串联布置，连接在第一电源电压电平VDD1和参考电压电平VSS之间，并且包括被配置为接收信号sdn的栅极。
因此，晶体管P6、P8、P21、N6、N8和N19被配置为通过传输门TG2交叉耦合至反相器INV2且响应于信号sdn和时钟信号clkb和clkbb的反相器，并且因此，从而锁存器430被配置为从数据保持电路400输出表示数据位B2和B5中的一个且响应于信号RESTORE和sdn的锁存数据位Q。
通过图4中描绘的配置并且如上所述，数据保持电路400具有上面参照数据保持电路100和200以及图1和2讨论的能力并且进一步响应信号sdn。因此，数据保持电路400能够实现上面参照数据保持电路100和200讨论的益处。
图5是根据一些实施例的数据保持电路500的图。数据保持电路500可用作上面参照图1讨论的数据保持电路100。
数据保持电路500包括选择电路310、主锁存器320和从锁存器330，每个均参照上述数据保持电路300和图3的讨论。数据保持电路500也包括可用作保持锁存器340的部分或全部的保持锁存器540以及可用作电平移位电路150的部分或全部的电平移位电路550，每个均参照上述数据保持电路100和图1的讨论。
保持锁存器540包括晶体管P13、P14、N12、P19、P20和N18以及反相器INV8至INV10，每个均参照上述保持锁存器340和图3的讨论。保持锁存器540也包括p型晶体管P23至P27、n型晶体管N21至N25以及反相器INV12和INV13。
晶体管P13、P14、N12、P19、P20和N18以及反相器INV8和INV9被配置为与上面参照图3讨论的保持锁存器340的电平移位器类似的电平移位器，除了晶体管P14的栅极和源极端子彼此连接，晶体管P20的栅极和源极端子彼此连接，并且电平移位器不包括被配置为接收信号S的晶体管N11和N17之外。
晶体管P23和N21串联布置并且与晶体管P14并联连接，并且晶体管P23和N21的每个均包括被配置为接收反相器INV8的输出的栅极。
晶体管P24、P25、N22和N23串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间。晶体管P24和N23的每个均包括连接至晶体管P23的源极端子和晶体管N21的源极端子的栅极。晶体管P25包括被配置为接收信号sb的栅极，并且晶体管N22包括被配置为接收信号S的栅极。
晶体管P26、P27、N24和N25串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间。晶体管P26和N25的每个均包括连接至反相器INV13的输出端和反相器INV12的输入端的栅极。晶体管P27的源极端子连接至晶体管N24、P25和N21的每个的源极端子，并且连接至反相器INV13的输入端。晶体管P27包括被配置为接收信号S的栅极，并且晶体管N24包括被配置为接收信号sb的栅极。反相器INV12和INV13的输出端被配置为输出作为互补位对的数据位B4。
因此，晶体管P13、P14、N12、P19、P20、N18、P23和N21被配置为响应于反相器INV8和INV9的输出的电平移位器。与上面参照保持锁存器340和图3讨论的电平移位器相比，保持锁存器540的电平移位器能够在第一和第二电源电压电平的较宽的电压值范围内工作。
因此，晶体管P24、P25、N22和N23被配置为响应于互补信号S和sb并且与电平移位器串联布置的反相器。因此，晶体管P26、P27、N24和N25被配置为响应于互补信号S和sb并且交叉耦合至反相器INV13以作为锁存器的反相器，该锁存器与反相器和电平移位器串联布置。
如图5中示出的并且如上所述，保持锁存器540被配置为响应具有高逻辑状态的信号S而生成具有低逻辑状态的信号sb，从而导通晶体管P25和N22以启用反相器并且截至晶体管P27和N24以禁用锁存器。
保持锁存器540被配置为响应于信号S转变为低逻辑状态而截至晶体管P25和N22以禁用反相器，并且导通晶体管P27和N24以锁存且输出基于接收的数据位B3的数据位B4的互补位对。
因此，保持锁存器540被配置为输出表示数据位B3并且响应于信号S的锁存或未锁存数据位B4。
电平移位电路550包括晶体管P9、P10、N9、P11、P12和N10，每个均参照上述电平移位电路350和图3的讨论。电平移位电路550还包括p型晶体管P22、n型晶体管N20和反相器INV11。
晶体管P9、P10、N9、P11、P12和N10被配置为与上面参照图3讨论的电平移位电路350的电平移位器类似的电平移位器，除了晶体管P10的栅极和源极端子彼此连接，并且晶体管P12的栅极和源极端子彼此连接之外。
晶体管P22和N20串联布置并且与晶体管P10并联连接，并且晶体管P22和N20的每个均包括连接至晶体管N9的栅极的栅极和连接至反相器INV11的输入端的源极端子。反相器INV11的输出端被配置为输出数据位B5。
因此，晶体管P9至P12、P22、N9、N10和N20以及反相器INV11被配置为响应于数据位B4的互补位对的电平移位器，并且因此电平移位电路550被配置为输出表示数据位B4的数据位B5。与上面参照图3讨论的电平移位电路350相比，电平移位电路550能够在第一和第二电源电压电平的较宽的电压值范围内工作。
通过图5中描绘的配置并且如上所述，数据保持电路500具有上面参照数据保持电路100和200以及图1和2讨论的能力，并且还能够在第一和第二电源电压电平的相对较宽的电压值范围内工作。因此，数据保持电路500能够实现上面参照数据保持电路100和200讨论的益处。
图6是根据一些实施例的数据保持电路600的图。数据保持电路600可用作上面参照图1讨论的数据保持电路100。
数据保持电路600包括上面参照数据保持电路300和图3讨论的保持锁存器340和电平移位电路350、可用作选择电路110的部分或全部的选择电路610、可用作主锁存器120的部分或全部的主锁存器620以及可用作从锁存器130的部分或全部的从锁存器630，每个均在上面参照数据保持电路100和图1讨论。
数据保持电路600还包括多个逻辑门660(未单独标记)，被配置为接收信号RESTORE和CD(如上面参照数据保持电路100和300以及图1和图3讨论的)以及时钟信号CP。多个逻辑门660被配置为根据图6中示出的配置来输出信号rn、rnb和cdn以及时钟信号clkbb_ret、clkb_ret、clkb和clkbb。
在一些实施例中，多个逻辑门660的一个或多个逻辑门包括在选择电路610、主锁存器620、从锁存器630、保持锁存器340和电平移位电路350的一个或多个中。在一些实施例中。数据保持电路600不包括多个逻辑门660，并且另被配置为根据图6中示出的配置来输出信号rn、rnb和cdn以及时钟信号clkbb_ret、clkb_ret、clkb和clkbb。
选择电路610包括如上面参照选择电路310和图3讨论的那样配置的晶体管P1至P5和N1至N5。选择电路610也包括连接在晶体管P1至P5和N1至N5与参考电压电平VSS之间的n型晶体管N26。
晶体管N26包括被配置为接收信号cdn(信号CD的补码)的栅极。因此，选择电路610被配置为具有上面参照选择电路310和图3讨论的能力，能够由具有对应于具有低逻辑状态的信号CD的高逻辑状态的信号cdn启用。
因此，选择电路610被配置为输出表示接收的数据位SI和D中的一个并且响应于信号SE和CD的数据位B1。
主锁存器620包括如上面参照主锁存器320和图3讨论的那样配置的传输门TG1。传输门TG1被配置为接收时钟信号clkbb_ret和clkb_ret，而不是被配置为接收时钟信号clkb和clkbb。
主锁存器620还包括p型晶体管P28至P30、n型晶体管N27至N29和反相器INV14。晶体管P29、P30和N27至N29串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间。晶体管P29和N28的每个均包括连接至反相器INV14的输出端和传输门TG1的栅极。晶体管P30的源极端子连接至晶体管N27和P28的每个的源极端子并且连接至反相器INV14的输入端，并且被配置为接收数据位B1。晶体管P28连接在第一电源电压电平VDD1和反相器INV14的输入端之间，并且包括被配置为接收信号cdn的栅极。
因此，晶体管P29、P30和N27至N29被配置为交叉耦合至反相器INV14以作为锁存器的反相器，该锁存器与传输门TG1串联布置，能够由具有高逻辑状态的信号cdn启用，并且通过具有低逻辑状态的信号cdn设置为高逻辑状态。
因此，主锁存器620被配置为具有上面参照主锁存器320和图3讨论的能力，能够由具有对应于具有低逻辑状态的信号CD的高逻辑状态的信号cdn启用。
从锁存器630包括如上面参照从锁存器330和图3讨论的那样配置的反相器INV2和INV3以及传输门TG2和TG3。从锁存器630还包括p型晶体管P31和P32、n型晶体管N30和N31以及反相器INV15，并且被配置为接收信号rn和rnb。在一些实施例中，从锁存器630包括反相器INV4和INV5(如上面参照从锁存器330和图3讨论的)，并且被配置为接收信号RESTORE。
晶体管P31、P32、N30和N31串联布置并且连接在第一电源电压电平VDD1和参考电压电平VSS之间。晶体管P31和N31的每个均包括通过传输门TG2连接至反相器INV2的输出端且通过传输门TG3连接至反相器INV15的输出端的栅极。晶体管P32包括被配置为接收时钟信号clkbb_ret的栅极，并且晶体管N30包括被配置为接收时钟信号clkb_ret的栅极。晶体管P32的源极端子连接至晶体管N30的源极端子并且连接至反相器INV2的输入端，并且被配置为接收数据位B2，并且反相器INV15包括被配置为接收数据位B5的输入端。
因此，晶体管P31、P32、N30和N31被配置为通过传输门TG2交叉耦合至反相器INV2且响应于时钟信号clkbb_ret和clkb_ret的反相器，并且因此，从锁存器630被配置为从数据保持电路600输出表示数据位B2和B5的一个且响应于信号RESTORE的锁存数据位Q。
通过图6中描绘的配置并且如上所述，数据保持电路600具有上面参照数据保持电路100和200以及图1和2讨论的能力。与数据保持电路100的其它实施例相比，数据保持电路600包括具有对面积的要求降低和增加的时钟信号复杂度的主锁存器620和从锁存器630。因此，数据保持电路600能够实现上面参照数据保持电路100和200讨论的益处。
图7是根据一些实施例的数据保持电路700的图。数据保持电路700可用作上面参照图1讨论的数据保持电路100。
数据保持电路700包括选择电路310和主锁存器320(每个均在上面参照数据保持电路300和图3讨论)、可用作从锁存器130的部分或全部的从锁存器730、可用作保持锁存器140的部分或全部的保持锁存器740以及可用作电平移位电路150的部分或全部的电平移位电路750，每个均在上面参照数据保持电路100和图1讨论。
从锁存器730包括上面参照从锁存器330和图3讨论的晶体管P6至P8和N6至N8、反相器INV2和INV3以及传输门TG2和TG3，并且被配置为接收互补信号REST和RESTB而不是信号RESTORE。从锁存器730还包括反相器INV16和INV17。
晶体管P6至P8和N6至N8以及反相器INV2和INV3如上面参照从锁存器330和图3讨论的那样布置。晶体管P6和N8的栅极以及反相器INV3的输入端通过传输门TG2连接至反相器INV2的输出端，并且被配置为通过传输门TG3接收数据位B5。传输门TG2和TG3被配置为在可选门(alternative gate)布置中接收信号REST和RESTB。反相器INV16和INV17串联布置并且被配置为接收数据位B2。
因此，晶体管P6至P8和N6至N8被配置为响应于下面参照电平移位电路讨论的信号REST和RESTB，通过传输门TG2交叉耦合至反相器INV2且通过传输门TG3交叉耦合至数据位B5的反相器。因此，反相器INV16和INV17被配置为输出作为信号sl_b和sl_bb的互补位对的数据位B3。
因此，从锁存器730被配置为从数据保持电路700输出表示数据位B2和B5中的一个并且响应于信号REST和RESTB的锁存数据位Q。
保持锁存器740包括晶体管P13、P14、P19、P23、N12、N18和N21以及反相器INV6和INV7(如上面参照保持锁存器340和540以及图3和图5讨论的)，并且被配置为接收控制信号RETN而不是信号RESTORE。保持锁存器740还包括p型晶体管P33至P37、n型晶体管N32至N42以及反相器INV18和INV19。
晶体管P13、P14、P19、P20、P23、N12、N18和N21被配置为与上面参照图5讨论的保持锁存器540的电平移位器类似的电平移位器，除了晶体管P23和N12的栅极被配置为接收信号sl_b并且晶体管N18的栅极被配置为接收信号sl_bb之外。电平移位器也包括串联布置并且与晶体管P20并联连接的晶体管P35和N38，晶体管P35和N38的每个均包括被配置为接收信号sl_bb的栅极。与上面参照保持锁存器340和图3讨论的电平移位器相比，保持锁存器740的电平移位器能够在第一和第二电源电压电平的较宽的电压值范围内工作。
晶体管P33、P34、N32和N33串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间，晶体管P36、P37、N41和N42串联布置并且连接在第二电源电压电平VDD2和参考电压电平VSS之间，晶体管N34和N35串联布置并且连接在晶体管P14的源极端子和参考电压电平VSS之间，并且晶体管N39和N40串联布置并且连接在晶体管P20的源极端子和参考电压电平VSS之间。
晶体管P34、P23、N32和N31的每个均包括连接至反相器INV6的输入端的源极端子，从而被配置为输出信号LBLQB。晶体管P35、P37、N38和N41的每个均包括连接至反相器INV7的输入端的源极端子，从而被配置为输出与信号LBLQB互补的信号LBLQ。晶体管P33、N33和N35的每个均包括被配置为接收信号LBLQ的栅极，并且晶体管P36、N40和N42的每个均包括被配置为接收信号LBLQB的栅极。
晶体管P34、P37、N36和N37的每个均包括被配置为接收信号RTNBB的栅极，并且晶体管N32、N34、N39和N41的每个均包括被配置为接收信号RTNB的栅极。反相器INV18和INV19串联布置并且被配置为接收基于第二电源电压电平VDD2的信号RETN，从而生成互补信号RTNB和RTNBB。
因此，晶体管P33、P36、N33、N35、N40和N42被配置为与电平移位器组合的锁存器，并且因此，晶体管P34、P37、N32、N34、N36、N37、N39和N41以及反相器INV18和INV19被配置为响应于信号RETN来控制组合的电平移位器和锁存器。因此，反相器INV6和INV7被配置为输出相应的互补信号对BLQB和BLQ以作为数据位B4。
如图7中示出的并且如上所述，保持锁存器740被配置为响应具有低逻辑状态的信号RETN而生成具有高逻辑状态的信号RTNB和具有低逻辑状态的信号RTNBB，从而导通晶体管P34、P37、N32、N34、N39和N41，并且截止晶体管N36和N37以输出锁存的互补信号对BLQ和BLQB以作为数据位B4。
保持锁存器740被配置为响应具有高逻辑状态的信号RETN而生成具有低逻辑状态的信号RTNB和具有高逻辑状态的信号RTNBB，从而导通晶体管N36和N37，并且截止晶体管P34、P37、N32、N34、N39和N41以将接收的互补信号对sl_b和sl_bb保存为数据位B3。
因此，保持锁存器740被配置为输出表示数据位B3并且响应于信号RETN的锁存数据位B4。
电平移位电路750包括电平移位器750A和750B。电平移位器750A相当于如上面参照数据保持电路500和图5讨论的电平移位电路550，并且因此被配置为输出表示数据位B4的数据位B5。
电平移位器750B包括p型晶体管P39至P42、n型晶体管N44和N45以及反相器INV20和INV21。晶体管P39至P42、N44和N45以及反相器INV21以与电平移位器750A的相应晶体管P9至P12、N9和N10以及反相器INV11匹配的布置来配置，从而被配置为基于接收的信号RTNB和RTNBB而输出信号REST，参照上文保持锁存器740所讨论的。反相器INV20被配置为接收信号REST并且输出信号RESTB。
因此，如上面参照从锁存器730所讨论的，电平移位器750B被配置为响应于基于第二电源电压电平VDD2的互补信号对RTNB和RTNBB，而输出基于第一电源电压电平VDD1的互补信号对REST和RESTB。
通过图7中描绘的配置并且如上所述，数据保持电路700具有上面参照数据保持电路100和200以及图1和2讨论的能力。与数据保持电路100的其它实施例相比，数据保持电路700包括从锁存器730、保持锁存器740和电平移位电路750，能够在电源域D1处于断电模式期间响应于接收的在电源域D2中的单个控制信号RETN而保持数据位Q的逻辑状态。因此，数据保持电路700能够实现上面参照数据保持电路100和200讨论的益处。
图8是根据一些实施例的数据保持电路800的图。数据保持电路800可用作上面参照图1讨论的数据保持电路100。
数据保持电路800包括选择电路310和主锁存器320(每个均在上面参照数据保持电路300和图3讨论)、从锁存器730(上面参照数据保持电路700和图7讨论)、可用作保持锁存器140的部分或全部的保持锁存器840以及可用作电平移位电路150的部分或全部的电平移位电路850，每个均在上面参照数据保持电路100和图1讨论。
在一些实施例中，数据保持电路800不包括选择电路310，并且主锁存器320另被配置为接收数据位D以作为数据位B1。
保持锁存器840包括如上面参照保持锁存器740和图7讨论的那样配置的晶体管P13、P14、P19、P20、P23、P33至P37、N12、N18、N21和N32至N42以及反相器INV6、INV7、INV18和INV19，以及p型晶体管P43和P44。
晶体管P43连接在晶体管P13的漏极端子和晶体管P14的源极端子之间，并且包括被配置为接收信号sl_b的栅极。晶体管P44连接在晶体管P19的漏极端子和晶体管P20的源极端子之间，并且包括被配置为接收信号sl_bb的栅极。
因此，保持锁存器840被配置为具有上面参照保持锁存器740讨论的能力。通过包括被配置为响应于相应的信号sl_b和sl_bb而使相应的晶体管对P13/P14和P19/P20分离的晶体管P43和P44，与保持锁存器740相比，保持锁存器840能够以更低的功率操作。
电平移位电路850包括电平移位器850A和850B。
电平移位器850A包括如上面参照电平移位器750A和图7讨论的那样配置的晶体管P9至P12、P22、N9、N10和N22以及反相器INV11，以及p型晶体管P47和P48。
晶体管P47连接在晶体管P9的漏极端子和晶体管P10的源极端子之间，并且包括被配置为接收信号BLQ的栅极。晶体管P48连接在晶体管P11的漏极端子和晶体管P12的源极端子之间，并且包括被配置为接收信号BLQB的栅极。
因此，电平移位器850A被配置为具有上面参照电平移位器750A讨论的能力。通过包括被配置为响应于相应的信号BLQ和BLQB而使相应的晶体管对P9/P10和P11/P12分离的晶体管P47和P48，与电平移位器750A相比，电平移位器850A能够以更低的功率操作。
电平移位器850B包括如上面参照电平移位器750B和图7讨论的那样配置的晶体管P38至P42和N43至N45以及反相器INV20和INV21，以及p型晶体管P45和P46。
晶体管P45连接在晶体管P39的漏极端子和晶体管P40的源极端子之间，并且包括被配置为接收信号RTNBB的栅极。晶体管P46连接在晶体管P41的漏极端子和晶体管P42的源极端子之间，并且包括被配置为接收信号RTNB的栅极。
因此，电平移位器850B被配置为具有上面参照电平移位器750B讨论的能力。通过包括被配置为响应于相应的信号RTNBB和RTNB而使相应的晶体管对P39/P40和P41/P42分离的晶体管P45和P46，与电平移位器750B相比，电平移位器850B能够以更低的功率操作。
通过图8中描绘的配置并且如上所述，数据保持电路800具有上面参照数据保持电路100和200以及图1和2讨论的能力。与数据保持电路100的其它实施例相比，数据保持电路800包括保持锁存器840和电平移位电路850，能够在电源域D1处于断电模式期间响应于接收的电源域D2中的单个信号RETN而保持数据位Q的逻辑状态，并且与数据保持电路700相比具有更低的功耗。因此，数据保持电路800能够实现上面参照数据保持电路100和200讨论的益处。
图9是根据一个或多个实施例的保持数据位的方法900的流程图。方法900可用于数据保持电路，数据保持电路例如上面参照图1讨论的数据保持电路100。
图9中示出的方法900的操作的序列仅用于说明；方法900的操作能够以与图9中示出的不同的顺序执行。在一些实施例中，在图9中示出的操作之前、之间、期间和/或之后实施除了图9中示出的那些之外的操作。
在一些实施例中，方法900的一些或所有操作均是数据保持操作的子集，例如，电路或系统中的断电循环或睡眠模式操作。
在操作910中，在保持锁存器的输入端处接收第一逻辑电平，保持锁存器是第一和第二电源域中的电路的一部分。第一电源域具有第一电源电压电平并且包括主锁存器和从锁存器。第二电源域包括保持锁存器并且具有与第一电源电压电平不同的第二电源电压电平。在一些实施例中，第一和第二电源域是上面参照图1和2讨论的相应电源域D1和D2。
接收第一逻辑电平包括接收对应于第一电源电压电平的第一逻辑电平，第一逻辑电平表示主锁存器的逻辑状态。接收第一逻辑电平包括使用电平移位器来将第一逻辑电平的电压从第一电源电压电平增加或减小至第二电源电压电平。在各个实施例中，使用电平移位器包括使用上面参照图1和图3至图8讨论的保持锁存器140、340、540、740和840中的一个。
在各个实施例中，接收第一逻辑电平包括从主锁存器或从锁存器接收第一逻辑电平。在各个实施例中，接收第一逻辑电平包括从主锁存器120、320或620中的一个或从锁存器130、330、430、630或730中的一个接收数据位B3，如上面参照图1和图3至图8讨论的。
在操作920中，响应于第一逻辑电平，将逻辑状态存储到保持锁存器中。将逻辑状态存储到保持锁存器中包括将表示对应于第一电源域的第一逻辑电平的逻辑状态存储到第二电源域中。在各个实施例中，存储逻辑状态包括将逻辑状态存储到保持锁存器140、340、540、740或840中的一个中，如上面参照图1和图3至图8讨论的。
在一些实施例中，存储逻辑状态包括响应于控制信号来存储逻辑状态。在各个实施例中，存储逻辑状态包括响应于信号S和RETN中的一个来存储逻辑状态，如上面参照图1和图3至图8讨论的。
在操作930中，在一些实施例中，对第一电源域执行断电循环。执行断电循环包括第一电源域从通电模式转变为断电模式，随后是第一电源域从断电模式转变为通电模式，如上面参照数据保持电路100和图1讨论的。
在操作940中，在从锁存器的输入端处接收第二逻辑电平，第二逻辑电平对应于存储的逻辑状态。在一些实施例中，接收第二逻辑电平包括在从锁存器130的输入端135处接收数据位B5，如上面参照数据保持电路100和图1讨论的。
接收第二逻辑电平包括使用电平移位器将保持锁存器的输出的电压电平从第二电源电压电平增加或减小至第一电源电压电平。在各个实施例中，使用电平移位器包括使用电平移位电路150、350和550中的一个，或电平移位器750A或850A，如上面参照图1和图3至图8讨论的。
在一些实施例中，增加或减小保持锁存器的输出电压电平包括增加或减小互补信号对的一个信号的输出电压。在各个实施例中，增加或减小保持锁存器的输出电压电平包括增加或减小由保持锁存器140、340、540、740和840中的一个输出的数据位B4的输出电压电平，如上面参照图1和图3至图8讨论的。
在操作950中，在一些实施例中，从从锁存器输出第三逻辑电平，第三逻辑电平表示第一逻辑电平。输出第三逻辑电平包括对应于第一电源域并且表示存储在第二电源域中的逻辑状态的第三逻辑电平，并且存储的逻辑状态表示对应于第一电源域的第一逻辑电平。
在一些实施例中，输出第三逻辑电平包括响应于控制信号的从锁存器。在各个实施例中，响应于控制信号的从锁存器包括响应于信号RESTORE和RETN中的一个，如上面参照图1和图3至图8讨论的。
在一些实施例中，响应控制信号包括使用电平移位器来增加或减小控制信号的电压电平。在各个实施例中，使用电平移位器包括使用上面参照图7和图8讨论的电平移位器750B和850B中的一个。
在各个实施例中，从从锁存器输出第三逻辑电平包括从上面参照图1和图3至图8讨论的从锁存器130、330、430、630和730中的一个输出数据位Q。
通过执行方法900的一些或所有操作，电路用于利用独立于包括从锁存器的第一电源域的第二电源域中的保持锁存器来保持数据位，从而获得上面参照数据保持电路100和200讨论的益处。
在一些实施例中，电路包括从锁存器，从锁存器包括第一输入端和输出端，第一输入端连接至主锁存器，以及保持锁存器，保持锁存器包括连接至输出端的第二输入端。主锁存器和从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，保持锁存器被配置为在具有与第一电源电压电平不同的第二电源电压电平的第二电源域中工作，以及该电路还包括电平移位器，该电平移位器被配置为将信号电平从第一电源电压电平或第二电源电压电平中的一个移位为第一电源电压电平或第二电源电压电平中的另一个。在一些实施例中，第一电源电压电平高于第二电源电压电平，并且电平移位器被配置为在第一电源域中工作。在一些实施例中，第二电源电压电平高于第一电源电压电平，并且电平移位器被配置为在第二电源域中工作。在一些实施例中，电平移位器是被配置为在第一电源域中工作的第一电平移位器，并且电路包括被配置为在第二电源域中工作的第二电平移位器。在一些实施例中，该电路包括被配置为在第一电源域中工作的第三电平移位器。在一些实施例中，电平移位器是保持锁存器的一部分，并且保持锁存器被配置为响应于输出端处的第一逻辑电平和控制信号来存储逻辑状态。在一些实施例中，保持锁存器被配置为响应于逻辑状态和控制信号输出第二逻辑电平。在一些实施例中，电平移位器包括两对交叉耦合的晶体管和连接在每个晶体管对的晶体管之间的晶体管。在一些实施例中，第二电源域被配置为在第一电源域不具有第一电源电压电平期间具有第二电源电压电平。
在一些实施例中，IC包括电连接至第二锁存器的第一锁存器，第一锁存器包括位于第一n阱中的第一晶体管；电连接至第一锁存器的保持锁存器，保持锁存器包括位于与第一n阱分隔开的第二n阱中的第二晶体管；以及电平移位器，电平移位器包括位于第一n阱或第二n阱中的第三晶体管。在一些实施例中，第三晶体管位于第一n阱中，并且IC包括另一电平移位器，另一电平移位器包括位于第二n阱中的第四晶体管。在一些实施例中，IC包括：第一导电元件，被配置为将第一锁存器和第二锁存器连接至第一电源；以及第二导电元件，被配置为将保持锁存器连接至与第一电源分隔开的第二电源。在一些实施例中，第二导电元件包括IC的金属一层的段。在一些实施例中，第一导电元件位于第一n阱和第二n阱上面，并且第二导电元件位于第二n阱上面。
在一些实施例中，保持数据位的方法包括在保持锁存器的输入端处接收第一逻辑电平，响应于第一逻辑电平将逻辑状态存储到保持锁存器中，以及在从锁存器的输入端处接收第二逻辑电平，第二逻辑电平对应于存储的逻辑状态，其中，存储逻辑状态或接收第二逻辑电平中的至少一个包括使用电平移位器。在一些实施例中，存储逻辑状态包括使用电平移位器来增加第一逻辑电平的电压。在一些实施例中，接收第二逻辑电平包括使用电平移位器来增加保持锁存器的输出电压电平。在一些实施例中，增加保持锁存器的输出电压电平包括增加互补信号对的一个信号的输出电压。在一些实施例中，从锁存器包括在第一电源域中，保持锁存器包括在第二电源域中，并且该方法还包括对第一电源域执行断电循环。在一些实施例中，该方法包括从从锁存器输出第三逻辑电平，第三逻辑电平表示第一逻辑电平。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种电路，包括：
从锁存器，包括第一输入端和输出端，所述第一输入端连接至主锁存器；以及
保持锁存器，包括连接至所述输出端的第二输入端，
其中
所述主锁存器和所述从锁存器被配置为在具有第一电源电压电平的第一电源域中工作，
所述保持锁存器被配置为在具有与所述第一电源电压电平不同的第二电源电压电平的第二电源域中工作，和
所述电路还包括电平移位器，所述电平移位器被配置为将信号电平从所述第一电源电压电平和所述第二电源电压电平中的一个移位为所述第一电源电压电平和所述第二电源电压电平中的另一个。
2.根据权利要求1所述的电路，其中
所述第一电源电压电平高于所述第二电源电压电平，以及
所述电平移位器被配置为在所述第一电源域中工作。
3.根据权利要求1所述的电路，其中
所述第二电源电压电平高于所述第一电源电压电平，以及
所述电平移位器被配置为在所述第二电源域中工作。
4.根据权利要求1所述的电路，其中
所述电平移位器是被配置为在所述第一电源域中工作的第一电平移位器，以及
所述电路包括被配置为在所述第二电源域中工作的第二电平移位器。
5.根据权利要求4所述的电路，其中，所述电路包括被配置为在所述第一电源域中工作的第三电平移位器。
6.一种集成电路(IC)，包括：
第一锁存器,电连接至第二锁存器，所述第一锁存器包括位于第一n阱中的第一晶体管；
保持锁存器，电连接至所述第一锁存器，所述保持锁存器包括位于与所述第一n阱分隔开的第二n阱中的第二晶体管；以及
电平移位器，包括位于所述第一n阱或所述第二n阱中的第三晶体管。
7.根据权利要求6所述的集成电路，其中
所述第三晶体管位于所述第一n阱中，以及
所述集成电路包括另一电平移位器，所述另一电平移位器包括位于所述第二n阱中的第四晶体管。
8.根据权利要求6所述的集成电路，还包括：
第一导电元件，被配置为将所述第一锁存器和所述第二锁存器连接至第一电源，以及
第二导电元件，被配置为将所述保持锁存器连接至与所述第一电源分隔开的第二电源。
9.一种保持数据位的方法，包括：
在保持锁存器的输入端处接收第一逻辑电平；
响应于所述第一逻辑电平将逻辑状态存储到所述保持锁存器中；以及
在从锁存器的输入端处接收第二逻辑电平，所述第二逻辑电平对应于存储的所述逻辑状态，
其中，存储所述逻辑状态和接收所述第二逻辑电平中的至少一个包括使用电平移位器。
10.根据权利要求9所述的方法，其中，存储所述逻辑状态包括使用所述电平移位器来增加所述第一逻辑电平的电压。
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