JP2004112666A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】外部から供給される互いに異なる2つの値の電源電圧のいずれか一方が変動した場合、2つのレベル変換回路13,14を夫々構成するフルラッチ回路の電源端子間に夫々直列接続された導電型の異なる2個のトランジスタでなる2組のトランジスタ回路の交差接続されたゲートにおける電位の差が拡大的に収束する結果、この2組のトランジスタ回路を流れる貫通電流を防ぐと共に、正常状態を保っている電源電圧の振幅で出力するレベル変換回路からはその電源電圧のいずれかのレベルに論理の固定された信号を出力するように構成される。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、半導体集積回路、特に異なる値の電源電圧で動作する少なくとも2種の論理回路素子および電圧レベル変換回路を有する半導体集積回路に関する。
【0002】
【従来の技術】
半導体集積回路の微細化に伴い、内部回路素子の信頼性を確保し、消費電力を削減するため、電源電圧を低くすることが望ましい。しかし低い電源電圧では、内部回路を高速に動作させることや、メモリセルへの書き込みを十分に行なうことができない。そこで、半導体集積回路の必要な部分に高い電源電圧を供給して動作させることで、前記信頼性および低消費電力要求が達成できる。
【0003】
つまり、同一半導体集積回路に値が異なる電源電圧が供給され、論理処理を行なう信号レベルが互いに異なる回路が混載されているため、両者の間に信号レベルを変換するレベル変換回路が必要である。
【0004】
従来のレベル変換回路を含む半導体集積回路は、低い方の電源電圧が供給される論理回路からの出力信号が、高い方、及び低い方の2種の電源電圧が供給されるレベル変換回路に入力され、更に、レベル変換回路において低い方の電源電圧の振幅から高い方の電源電圧の振幅に変換され、低い方の電源電圧で動作する回路に出力されるものである(例えば特許文献1参照。)。
【0005】
【特許文献1】
米国特許第6067257号明細書(第1頁、第7図)
また、このような異なる電源電圧レベルを有する半導体集積回路は、近年の電子機器のモバイル化に伴い、電源電力が放電して消耗したバッテリーから供給されたり、バッテリー用の充電電源から供給されたり、バッテリーを含む電力供給回路に衝撃・振動等が与えられたりする場合があり、規定の電圧が常時供給されないことがある。つまり、高い方の電源電圧が不安定になり低い方の電源電圧より低くなったり、或いは低電圧電源の接続端子の接触が不安定になり、電力供給の瞬停あるいは停止のような状態が生じることがある。
【0006】
従って、論理を確定するために必要な最低レベルの電圧以下の電源電圧が論理回路に供給される結果、論理回路素子の論理動作が不定となり、例えばCMOS回路で構成されたインバータのトランジスタの導通状態が不定となり、このインバータの電源端子間にCMOS回路を介して貫通電流が流れる場合がある。このように、不安定な電源電圧に起因して半導体集積回路の各所に貫通電流が流れ、誤動作や消費電力の増加を防止できなかった。
【0007】
以下、図8を用いてレベル変換回路を含む半導体集積回路の従来例について説明する。図8(a)は、低い方の電源電圧VLが供給される論理回路81と、高い方の電源電圧VHが供給される論理回路82との間にレベル変換回路83を有する半導体集積回路のブロック図である。
【0008】
この半導体集積回路は、電源電圧VLが供給され、電源電圧VLの振幅を持つ信号S1を出力する論理回路81と、この論理回路81と接続され、電源電圧VLおよびVHが供給され、入力信号S1を電源電圧VLの振幅から電源電圧VHの振幅を持つ信号S2にレベル変換し、信号S2を出力するレベル変換回路83と、電源電圧VHが供給され、電源電圧VHの振幅を持つ信号S3を出力する論理回路82とを有する。更に、論理回路81の前段には、入力信号S3を電源電圧VHの振幅から電源電圧VLの振幅を持つ信号にレベル変換する図示していないインバータ、NAND回路あるいはNOR回路などの単純な論理素子(以下、H・L変換論理素子と記す。)が接続されている。
【0009】
ここで論理回路81,82は、PMOSトランジスタおよびNMOSトランジスタから構成され、共通接続されたゲートに入力信号が供給されるCMOSインバータを含む論理回路とする。
【0010】
また、図8(b)は、前記レベル変換回路83の一例を示す回路図である。レベル変換回路83にはラッチ回路が含まれ、このラッチ回路は、ソース端子に電源電圧VHが供給され、それぞれのゲート端子とドレイン端子とが互いに交差接続されているPMOSトランジスタP84およびP85と、ソース端子がノード86でPMOSトランジスタP84のドレイン端子およびPMOSトランジスタP85のゲート端子と接続され、ドレイン端子が接地と接続されているNMOSトランジスタN84と、ソース端子がノード87でPMOSトランジスタP85のドレイン端子およびPMOSトランジスタP84のゲート端子と接続され、ドレイン端子が接地と接続されているNMOSトランジスタN85とから構成される。
【0011】
さらにレベル変換回路83は電源電圧VLが供給され、出力端子側にNMOSトランジスタN84のゲート端子およびインバータ89の入力端子が接続され、入力信号S1の論理を反転させた信号を出力するインバータ88と、インバータ88からの入力信号の論理を反転させた信号をNMOSトランジスタN85のゲート端子に出力するインバータ89と、電源電圧VHが供給されノード87からの入力信号の論理を反転された信号S2を出力するインバータ810とから構成される。
【0012】
次に、図8に示したレベル変換回路を含む半導体集積回路の動作について説明する。
【0013】
まず、図8(b)を用いて電源電圧VLの振幅を持つ信号S1から電源電圧VHの振幅を持つ信号S2への変換(以下L・H変換と記す)について説明する。レベル変換回路83に電源電圧VLの振幅のハイレベル(以下、論理Hと記す)を持つ信号S1が入力された場合、論理Hの信号S1はインバータ88によってローレベル(以下、論理Lと記す)を持つ信号に反転され、NMOSトランジスタN84およびインバータ89に出力される。NMOSトランジスタN84のゲート端子に入力された論理Lの信号はこのNMOSトランジスタN84をオフ状態とする。
【0014】
一方、インバータ89に入力された論理Lの信号は、振幅VLを持つ論理Hの信号に反転され、NMOSトランジスタN85のゲート端子に入力され、このNMOSトランジスタN85をオンする。すると、ノード87がローレベルヘプルダウンされ、ノード87の電位がゲート入力されるPMOSトランジスタP84をオンする。そのためノード86の電位がハイレベルとなり、ノード86の電位をゲート入力とするPMOSトランジスタP85をオフする。従って、ノード87が入力端子と接続されているインバータ810には、論理Lの信号が入力され、インバータ810は反転した電源電圧VHの振幅のハイレベル信号を出力する。
【0015】
かわって、レベル変換回路83に電源電圧VLの振幅の論理Lの信号S1が入力された場合、論理Lの信号S1はインバータ88によって論理Hの信号に反転され、NMOSトランジスタN84およびインバータ89に出力される。NMOSトランジスタN84のゲート端子に入力された論理Hの信号はこのNMOSトランジスタN84をオン状態とする。一方、インバータ89に入力された論理Hの信号は、論理Lの信号に反転され、NMOSトランジスタN85のゲート端子に入力され、このNMOSトランジスタN85をオフ状態とする。
【0016】
すると、ノード87の電位がハイレベルとなり、ノード87の電位がゲート入力されるPMOSトランジスタP84をオフする。そのためノード86の電位がローレベルヘプルダウンされ、ノード86の電位をゲート入力とするPMOSトランジスタP85をオンする。従って、ノード87が入力端子と接続されているインバータ810にはハイレベルが入力され、インバータ810は反転したVH振幅のローレベル信号S2を出力する。
【0017】
一方、電源電圧VHの振幅から電源電圧VLの振幅への変換について説明する。電源電圧VHはVLよりも電圧が高く、低い電圧VLで動作する論理回路81に入力する信号の電圧の振幅も十分大きい。よって論理回路81ではその入力信号によって十分な信号レベルが確保されているため、論理を固定するためのラッチ回路は不要である。従って、論理回路81の初段に接続されたH・L変換論理素子で十分であるため、図8(b)に示すようなレベル変換回路83は使用しなくても電源電圧VL,VHが正常であれば正確な論理動作が期待できる。
【0018】
ここで、高い方の電圧を供給している電源電圧VHが不安定で、一時的に電源電圧VLよりも低くなった場合の動作について説明する。レベル変換回路83では、インバータ88には電源電圧VLが供給される論理回路81からの信号S1が入力されるため、正常な論理レベルを有する電源電圧VLの振幅を持った信号S1が入力される。しかし、ラッチ回路に供給されている電源電圧VHが不安定であるため、その不安定な電源電圧VHが供給されるノード87の電位は不定である。従って、ノード87と入力端子側が接続されているインバータ810には論理が不定な信号が供給される。これによって、CMOS回路で構成されているインバータ810に貫通電流が流れるおそれがある。さらに、インバータ810に供給されている電源電圧VHが不安定であるため、出力信号S2の電位状態が定まらず、論理が不定な信号S2が出力されるおそれもある。
【0019】
この論理が不定な信号S2は論理回路82に入力される。このため、論理回路82内でもそのCMOSインバータなどに貫通電流が流れる。また不安定な電源電圧VHが供給されているため、出力信号の電位状態が定まらず、論理が不定な信号S3を出力する。
【0020】
この論理が不定な信号S3は、論理回路81の初段に接続されているH・L変換論理素子に入力される。例えば、この論理回路素子がCMOSインバータであれば、論理が不定な信号S3が入力されるため、貫通電流が流れるおそれが生じる。また論理が不定な信号S3を論理回路81内部に出力し、論理回路81内にも貫通電流が流れることになる。
【0021】
このように、レベル変換回路83、論理回路82、H・L変換論理素子および論理回路81の夫々に貫通電流が流れ、半導体集積回路全体の消費電力が増加する。
【0022】
また、低い方の電源電圧VLが不安定で、瞬停あるいは停止した場合の動作について説明する。この場合、論理回路81は不安定な電源電圧VLが供給されているため論理が不定な信号S1を出力する。この論理が不定な信号S1はレベル変換回路83に入力される。この論理不定な信号S1が入力するためインバータ88には貫通電流が流れ、不安定な電源電圧VLが供給されるため、論理不定の信号を出力する。この論理が不定な信号はNMOSトランジスタN84のゲート端子に入力し、このNMOSトランジスタN84の導通状態は不定となる。
【0023】
一方、インバータ89も同様に不安定な電源電圧VLが供給されているため、論理不定の信号を出力する。この論理不定な信号がNMOSトランジスタN85のゲート端子に入力し、このNMOSトランジスタN85の導通状態も不定となる。つまり、NMOSトランジスタN84とN85の導通状態の関係が定まらず、同時にオン状態となってしまう状態が生じる。この結果、ノード86若しくはノード87がフローティング状態になり、PMOSトランジスタP84、P85のいずれも同時にオン状態となる可能性があり、ラッチ回路に貫通電流が流れる。またインバータ810には論理が不定な信号が入力され得るので、貫通電流が流れ、論理不定な信号S2を出力する。
【0024】
この論理不定な信号S2が論理回路82に入力されるため、論理回路82に貫通電流が流れ、論理不定な信号S3を出力することになる。
【0025】
さらに、これによって論理回路81の初段に接続されている電源電圧VLが供給されている簡単な論理回路素子にも貫通電流が流れ、論理不定な信号を出力する。そして、論理回路81にも貫通電流が流れる。
【0026】
特に高い方の電源電圧VHを動作電圧として供給されている素子に生じる貫通電流による電力の消費量は大きくなる。
【0027】
上記のように、半導体集積回路全体に貫通電流が生じるおそれがあるため、モバイル化に対応した回路は低消費電力回路であるべきが、逆に回路全体に貫通電流が流れてしまう不都合があった。
【0028】
【発明が解決しようとする課題】
本願発明は、目的に応じて異なる電圧が供給されることによって、消費電力を抑えることを可能とする半導体集積回路に関する。しかし、実際の使用環境、例えば携帯機器に搭載されての使用においては、供給される電源電圧が不安定な場合が生じ得る。このとき、上述のように、半導体集積回路全体に貫通電流が生じ、消費電力を抑えることができない。
【0029】
そこで、この発明は、少なくとも2種類の異なる値の電源電圧が供給され、このうちの一方の電源電圧が不安定になったときでも、この電源電圧の振幅を持った信号を入出力する論理回路内および電圧レベル変換回路内における貫通電流による消費電力の増大を防ぐことができ、且つ誤動作も防止できる半導体集積回路を提供することを目的とする。
【0030】
【課題を解決するための手段】
この発明の一態様によれば、第1の電圧レベルの振幅を持つ第1の電源電圧が供給され、前記第1の電圧レベルの振幅を持つ第1の信号を出力する第1の論理回路と、
前記第1の電源電圧および前記第1の電源電圧とは異なる第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第1の信号のレベルを前記第1の電圧レベルの振幅から前記第2の電圧レベルの振幅に変換して第2の信号を出力する第1のレベル変換回路と、
前記第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第2の電圧レベルの振幅を持つ第3の信号を出力する第2の論理回路と、
前記第1、第2の論理回路の間に接続され、前記第1、第2の電源電圧が供給され、前記第2の論理回路から出力された前記第2の電圧レベルの前記第3の信号を前記第1の電圧レベルにレベル変換して第4の信号を前記第1の論理回路に出力する第2のレベル変換回路を提供することができる。
【0031】
この発明の他の態様によれば、第1の電圧レベルの振幅を持つ第1の電源電圧が供給され、前記第1の電圧レベルの振幅を持つ第1の信号を出力する第1の論理回路と、
前記第1の電源電圧および前記第1の電源電圧より高い第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第1、第2の電源電圧のレベルの状態を表わす検知信号を出力する電源電圧検知回路と、
前記第1、第2の電源電圧が供給され、前記第1の論理回路から入力する第1の信号を前記第2の電圧レベルの振幅を持つ第2の信号に変換すると共に、前記検知信号に基づいてスイッチ制御信号を出力するレベル変換回路部と、
前記第1の電源電圧によって動作する内部回路と、
前記第1の電源電圧の電源端子間に前記内部回路と直列に接続され、前記レベル変換回路部からの前記スイッチ制御信号によって動作するスイッチング回路とを具備し、
前記電源電圧検知回路から出力される検知信号が前記第1、第2の電源電圧のいずれか一方のレベルの変動を表わす場合、前記レベル変換回路部が前記スイッチング回路を開く信号を出力することを特徴とする半導体集積回路を提供することができる。
【0032】
この構成により、第1、第2の電源電圧の一方が不安定になったときでも、この電源電圧の振幅を持った信号を入出力する論理回路内および電圧レベル変換回路内における貫通電流による消費電力の増大を防ぐことができ、且つ誤動作も防止できる半導体集積回路を提供することができる。
【0033】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0034】
図1は、第1の実施の形態の構成を示すブロック図である。尚、図8と同様に、図1乃至図7において、説明を容易にするために、低い電圧を有する電源電圧VLが供給されている電源端子は横棒「−」で示し、高い電圧を有する電源電圧VHが供給されている電源端子は白丸で示してある。また、図4ではこれらの中間の電圧VMが供給される電源端子を持ち、黒丸で示してある。
【0035】
図1に示すように、この第1の実施の形態の半導体集積回路は例えばシリコン基板上に形成されるDRAMマクロ10であり、外部より電源電圧VLおよびVHが供給されている。このDRAMマクロ10は、電源電圧VLが供給され、電源電圧VLの振幅を持つ信号S1を出力する論理回路11と、電源電圧VLおよびVHが供給され、この論理回路11から入力された信号S1を電源電圧VLの振幅から電源電圧VHの振幅を持つ信号S2に変換するレベル変換回路13と、電源電圧VHが供給され、電源電圧VHの振幅を持つ信号S3を出力する論理回路12と、電源電圧VLおよびVHが供給され、この論理回路12から出力された信号S3を電源電圧VHの振幅から電源電圧VLの振幅を持つ信号S4に変換するレベル変換回路14とから構成される。
【0036】
また、このDRAMマクロ10の外部には、同一半導体基板内に、低い方の電源電圧VLが供給され、論理回路11と直接接続されて信号の授受を行う論理回路15が形成される。
【0037】
なお、論理回路11は、例えば、DRAMマクロ10を制御する制御回路や、メモリ装置のアドレスをデコードするデコード回路等を含み、論理回路12は、例えば、内部電源生成回路や、センスアンプ等を含むもので有っても良い。
【0038】
論理回路15としては例えばアドレスバッファ回路を含む。
【0039】
また図2は、L・H変換を行なうレベル変換回路13の回路構成の一例を示す回路図である。このレベル変換回路13に含まれるフルラッチ回路は2個のPMOSトランジスタP21,P22と2個のNMOSトランジスタN21,N22とにより構成される。即ち、PMOSトランジスタP21およびP22のソースに電源電圧VHの高電圧側電源端子が接続される。ノード25においてNMOSトランジスタN22およびPMOSトランジスタP22のゲートと、PMOSトランジスタP21のドレインと、NMOSトランジスタN21のドレインとが接続される。また、ノード26においてNMOSトランジスタN21およびPMOSトランジスタP21のゲートと、PMOSトランジスタP22のドレインと、NMOSトランジスタN22のドレインとが接続され、NMOSトランジスタN21およびN22のソースが接地電位に接続されている。
【0040】
またこのフルラッチ回路のノード25側は、NMOSトランジスタN23のソースに接続される。このトランジスタN23のゲートが入力端子から信号S1が入力されるインバータ27の出力端子に接続される。
【0041】
さらに、電源電圧VLが供給されるインバータ27の出力端子は、同じく電源電圧VLが供給されるインバータ28の入力端子に接続される。このインバータ28の出力端子はNMOSトランジスタN24のゲートに接続され、トランジスタN24のドレインはノード26に接続され、ソースは接地される。このノード26は電源電圧VHが供給されるインバータ29の入力端子に接続される。
【0042】
一方、図3はH・L変換を行なうレベル変換回路14の回路図の一例である。このレベル変換回路14に含まれるフルラッチ回路はPMOSトランジスタP31,P32およびNMOSトランジスタN31,N32により構成される。
【0043】
PMOSトランジスタP31、P32のソースには電源電圧VLの高電圧電源端子が接続され、ノード35においてNMOSトランジスタN32およびPMOSトランジスタP32のゲートと、PMOSトランジスタP31のドレインと、NMOSトランジスタN31のドレインとが接続される。また、ノード36においてNMOSトランジスタN31およびPMOSトランジスタP31のゲートと、PMOSトランジスタP32のドレインと、NMOSトランジスタN32のドレインとが接続され、NMOSトランジスタN31、N32のソースが接地電位の電源端子に接続されている。
【0044】
また、このフルラッチ回路のノード35側は、NMOSトランジスタN33のドレインに接続される。このNMOSトランジスタN33のゲートは入力端子から信号S3が入力されるインバータ37の出力端子に接続される。
【0045】
さらに、電源電圧VHが供給されるインバータ37の出力端子は電源電圧VHが供給されるインバータ38の入力端子に接続される。このインバータ38の出力端子はNMOSトランジスタN34のゲートに接続され、そのドレインはノード36に接続され、ソースは接地されている。このノード36は、電源電圧VLが供給されるインバータ39の入力端子に接続されている。
【0046】
次に図1乃至図3を用いて第1の実施の形態の半導体集積回路の動作について説明する。
【0047】
まず、図2のレベル変換回路13を用いて、L・H変換の動作について説明する
電源電圧VLの振幅のハイレベルの信号S1が論理回路11からレベル変換回路13に入力した場合は、インバータ27で論理Lに反転された信号が、NMOSトランジスタN23およびインバータ28に供給される。NMOSトランジスタN23のゲートに入力された論理Lの信号はNMOSトランジスタN23をオフ状態とする。
【0048】
一方、インバータ28の入力端子に入力した論理Lの信号は論理Hの信号に反転され、NMOSトランジスタN24のゲートに入力し、このNMOSトランジスタN24をオン状態とする。すると、NMOSトランジスタN24のドレインと接続されているノード26がローレベルヘプルダウンされ、ノード26の電位をゲート入力とするPMOSトランジスタP21がオン状態となる。これと同時に、ノード26の電位をゲート入力とするNMOSトランジスタN21がオフ状態となる。
【0049】
また、ノード25の電位が電源電圧VHのハイレベルに引き上げられる。このためノード25の電位をゲート入力とするPMOSトランジスタP22がオフ状態となる。これと同時に、ノード25の電位をゲート入力とするNMOSトランジスタN22がオン状態となる。従って、ノード26が入力端子と接続されているインバータ29には、電源電圧VHの振幅のローレベルの信号が供給され、インバータ29は反転された論理Hの信号S2を出力する。
【0050】
次に電源電圧VLの振幅のローレベルの信号S1が論理回路11からレベル変換回路13に入力した場合は、インバータ27で論理Hに反転された信号が、NMOSトランジスタN23およびインバータ28に入力される。NMOSトランジスタN23のゲートに入力された論理Hの信号はこのトランジスタN23をオン状態とする。
【0051】
一方、インバータ28の入力端子に入力した論理Hの信号は論理Lに反転され、NMOSトランジスタN24のゲートに入力され、NMOSトランジスタN24をオフ状態とする。すると、このトランジスタN24のドレインと接続されているノード26の電位が電源電圧VHのハイレベルに引き上げられる。このためノード26の電位をゲート入力とするPMOSトランジスタP21がオフ状態となる。これと同時にノード26の電位をゲート入力とするNMOSトランジスタN21がオン状態となる。
【0052】
また、ノード25がローレベルヘプルダウンされ、ノード25の電位をゲート入力とするPMOSトランジスタP22がオン状態となる。これと同時に、ノード25の電位をゲート入力とするNMOSトランジスタN22がオフ状態となる。従って、ノード26が入力端子と接続されているインバータ29には、電源電圧VHの振幅のハイレベルが出力され、インバータ29は反転された論理Lの信号S2を出力する。
【0053】
次に、図3のレベル変換回路14を用いて、H・L変換動作について説明する電源電圧VHの振幅のハイレベルの信号S3が論理回路12からレベル変換回路14に入力した場合は、インバータ37で論理Lに反転された信号が、NMOSトランジスタN33およびインバータ38に供給される。NMOSトランジスタN33はそのゲートに入力した論理Lの信号によりオフ状態となる。
【0054】
一方、インバータ38の入力端子に入力した論理Lの信号は論理Hの信号に反転され、NMOSトランジスタN34のゲートに入力され、NMOSトランジスタN34はオン状態となる。すると、NMOSトランジスタN34のドレインと接続されているノード36がローレベルヘプルダウンされ、ノード36の電位をゲート入力とするPMOSトランジスタP31がオン状態となる。これと同時にノード36の電位をゲート入力とするNMOSトランジスタN31がオフ状態となる。
【0055】
また、ノード35の電位が電源電圧VLのハイレベルに引き上げられる。このため、ノード35の電位をゲート入力とするPMOSトランジスタP32がオフする。これと同時にノード35の電位をゲート入力とするNMOSトランジスタN32がオン状態となる。従って、ノード36が入力端子と接続されているインバータ39には、電源電圧VLの振幅のローレベルの信号が供給され、インバータ39は反転された論理Hの信号S4を出力する。
【0056】
次に電源電圧VHの振幅のローレベルの信号S3が論理回路12からレベル変換回路14に入力した場合は、インバータ37で論理Hに反転された信号が、NMOSトランジスタN33およびインバータ38に入力される。NMOSトランジスタN33はそのゲートに入力された論理Hの信号によりオン状態となる。
【0057】
一方、インバータ38の入力端子に入力された論理Hの信号は論理Lに反転され、NMOSトランジスタN34のゲートに入力され、このNMOSトランジスタN34がオフ状態となる。すると、NMOSトランジスタN34のドレインと接続されているノード36の電位が電源電圧VLのハイレベルに引き上げられる。このため、ノード36の電位をゲート入力とするPMOSトランジスタP31がオフ状態となる。これと同時に、ノード36の電位をゲート入力とするNMOSトランジスタN31がオン状態となる。
【0058】
また、ノード35がローレベルヘプルダウンされ、ノード35の電位をゲート入力とするPMOSトランジスタP32がオン状態となる。これと同時に、ノード35の電位をゲート入力とするNMOSトランジスタN32がオフ状態となる。従って、ノード36が入力端子と接続されているインバータ39には、電源電圧VLの振幅のハイレベルが出力され、インバータ39は反転された論理Lの信号S4を出力する。
【0059】
以下、電源電圧VH若しくはVLのいずれか一方の値が変動した場合の動作について説明する。
【0060】
まず、電源電圧VLが不安定で、瞬停あるいは停止のような変動が起こった場合、電源電圧VLが供給されている論理回路11は論理不定な信号S1を出力し、レベル変換回路13に入力する。インバータ27、28も不安定な電源電圧VLが供給されるため、論理不定な信号を出力する。このため、NMOSトランジスタN23、N24の導通状態は不定となり、ノード25およびノード26の電位も不定となる。しかし、レベル変換回路13のフルラッチ回路は、ノード25、26に微小な電位の差があれば、拡大的に電位差を収束することができるため、このノード25,26はお互いに反対方向の電位状態が維持できるのである。
【0061】
このフルラッチ回路の動作について説明する。例えばNMOSトランジスタN24、N23が同時にオン状態になった場合、出力側のNMOSトランジスタN24により、ノード26がローレベルヘプルダウンするため、電源電圧VHの振幅のローレベルの信号がインバータ29に出力される。
【0062】
また、NMOSトランジスタN24、N23が同時にオフ状態になった場合は、ノード25、26が共にフローティング状態となる。この場合、ノード25,26の電位に僅かの差があれば、フルラッチ回路では、その電位差が拡大する方向に収束し、ノード26は電源電圧VHレベルの振幅のH、Lいずれか一方のレベルを持った信号をインバータ29に出力する。インバータ29は正常な規定電圧VHが供給されているため、正常に動作し、よってレベル変換回路13は電源電圧の変動による影響を受けない、H,Lのいずれかのレベルに論理が固定された信号S2を出力する。
【0063】
次に、電源電圧VHが不安定で、電源電圧VLよりも低い電圧になってしまうような変動が起きた場合、電源電圧VHが供給されている論理回路12は論理不定な信号S3を出力し、この信号S3がレベル変換回路14に入力されることになる。インバータ37、38も不安定な電源電圧VHが供給されるため、論理不定な信号を出力する。このため、NMOSトランジスタN33、N34の導通状態は不定となり、ノード35およびノード36の電位も不定となる。しかし、レベル変換回路14を構成するフルラッチ回路は、ノード35、36に微小な電位の差がある限り、その差が拡大する方向に両者の電位差を収束することができるため、このノード35,36はお互いに反対方向の電位状態が維持できるのである。
【0064】
このフルラッチ回路の動作について説明する。例えば、NMOSトランジスタN33N34が同時にオン状態になった場合、出力側のNMOSトランジスタN34により、ノード36がローレベルヘプルダウンするため、VLレベルの振幅の低電圧側の論理Lがインバータ39に出力される。
【0065】
また、NMOSトランジスタN33、N34が同時にオフ状態になった場合はノード35,36がいずれもフローティング状態となる。このとき、両者の間に僅かな電位の差があると、ノード35、36の電位差が拡大する方向に収束し、ノード36は電源電圧VLレベルの振幅のいずれか一方を持った信号を出力する。インバータ39には正常な規定電圧が供給されているため、正常に動作し、よってレベル変換回路14は論理が固定された信号S4を出力する。
【0066】
以下、図1に示す半導体集積回路の動作について更に詳細に説明する。供給される電源電圧VL、VHがともに正常である場合は、論理回路11から出力された電源電圧VLの振幅を持つ信号S1がレベル変換回路13に入力され、レベル変換回路13は上記L・H変換動作を行い、電源電圧VLの振幅を電源電圧VHの振幅の信号に変換し、信号S2を出力する。この信号S2が論理回路12に入力され、論理回路12では所定の論理処理を行なう。
【0067】
一方、論理回路12から出力された電源電圧VHの振幅を持つ信号S3がレベル変換回路14に入力される。レベル変換回路14は上記のH・L変換動作を行い、電源電圧VHの振幅を電源電圧VLの振幅の信号に変換し、信号S4を出力する。この信号S4が論理回路11に入力され、論理回路11は所定の論理処理を行なう。
【0068】
ここで、電源電圧VL、VHのどちらか一方が変動する場合、以下のようになる。
【0069】
例えば、電源電圧VLが不安定で瞬停あるいは停止してしまうような変動が起こった場合、まず電源電圧VLが供給されている論理回路11は論理が不定な信号S1をレベル変換回路13に出力する。レベル変換回路13は、上記の図2に示すフルラッチ回路を使用しているため、電源電圧VHが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、図2のインバータ29には電源電圧VHの振幅を持つ論理の固定された信号が入力されるため、インバータ29にも貫通電流は流れるおそれはない。インバータ29には正常な規定電圧VHが供給されているため、論理が定まった信号を出力する。このため、電源電圧VHで動作する論理回路12には貫通電流は流れない。 さらに、論理回路12は正常な電源電圧VHが供給されているため、論理の定まった信号S3をレベル変換回路14に出力する。
【0070】
一方、図3に示すレベル変換回路14について説明する。このレベル変換回路14のフルラッチ回路に付属するインバータ37,38には電源電圧VHが供給されているため、正常な論理レベルを持った信号を出力する。例えば信号S3が論理Lであれば、NMOSトランジスタN33がオン状態、N34がオフ状態となる。この場合、ノード35は確実に接地電位となるから、NMOSトランジスタN32はオフ状態となり、PMOSトランジスタP32はオン状態となる。
【0071】
ここで、電源電圧VLが不安定状態を瞬停、或いは停止状態であると考えると、ノード36の電位はノード35の電位と同じ接地電位までは低くないとしても、それより僅かに高い程度であると考えられる。従って、NMOSトランジスタN31もオフ状態となる可能性が極めて高いと言える。
【0072】
反対に、信号S3が論理Hであると、NMOSトランジスタN33がオフ、N34がオン状態となる。この場合、ノード36は確実に接地電位となり、NMOSトランジスタN31がオフ状態となる。この場合はノード35の電位が不安定となるが、上記と同様の理由により、NMOSトランジスタN32もオフとなる可能性が高い。
【0073】
このように、電源電圧VLが不安定な場合も、レベル変換回路14には殆ど貫通電流は流れない。
【0074】
また、インバータ38のHレベルの出力によりNMOSトランジスタN34がオン状態であるときはノード36の電位がローレベルとなる。しかし、インバータ39の電源電圧VLが不安定であるために、出力信号S4は不定となる。一方、NMOSトランジスタN34がオフ状態であるときはノード36は不安定な電源電圧VLが供給されるので、この不安定な振幅VLを持った信号を出力する。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅VLを持った出力信号が出力される。
【0075】
しかし、殆どの場合、このような不安定状態は瞬停または停止であり、電源電圧VLは極めて低い電圧であって、出力される信号はローレベルとなっている場合が多いといえる。つまりこのフルラッチ回路は電源電圧VLのローレベルに近いレベルの信号を出力する。
【0076】
なお、インバータ39および論理回路11は、たとえ論理不定な信号が入力されても、供給される電源電圧VLが低いため貫通電流は流れない。
【0077】
よって、一方の電源電圧VLが不安定になっても、正常な規定電圧を保っている電源電圧VHが供給されている論理回路等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を防ぐことができるため、無駄な電力の消費を軽減できる。
【0078】
このとき論理回路15には不安定な電源電圧VLが供給されているが、この電源電圧VLが不安定状態であるほとんどの場合は瞬停あるいは停止状態であると考えられるため、電源電圧VLのローレベルの論理レベルを持つ信号を出力する。また、貫通電流が流れる恐れはない。
【0079】
一方、電源電圧VHが不安定で瞬停等が生じ、正常な電源電圧VLよりも低い電圧になってしまうような変動が起こった場合、まず電源電圧VHが供給されている論理回路12は論理が不定な信号S3をレベル変換回路14に出力する。レベル変換回路14は、上記の図3に示したフルラッチ回路を使用しているため、電源電圧VLが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、図3のインバータ39には電源電圧VLの振幅を持つ論理の固定された信号が入力されるため、インバータ39にも貫通電流が流れるおそれはない。インバータ39には正常な規定電圧を有する電源電圧VLが供給されているため、論理が定まった信号S4が出力される。このため、電源電圧VLで動作する論理回路11には貫通電流は流れない。
【0080】
さらに、論理回路11は正常な電源電圧VLが供給されているため、論理の定まった信号S1をレベル変換回路13に出力する。
【0081】
次に、図2に示すレベル変換回路13について説明する。このレベル変換回路13のフルラッチ回路に付属するインバータ27,28には電源電圧VLが供給されているため、正常な論理レベルを持った信号を出力する。例えば信号S1が論理Lであれば、NMOSトランジスタN23がオン状態、N24がオフ状態となる。この場合、ノード25は確実に接地電位となるから、NMOSトランジスタN22はオフ状態となり、PMOSトランジスタP22はオン状態となる。
【0082】
ここで、電源電圧VHが不安定となる要因として、電源電圧VLの場合と同様に瞬停、或いは停止状態を考えると、ノード26の電位はノード25の電位と同じ接地電位までは低くないとしても、それより僅かに高い程度であると考えられる。従って、NMOSトランジスタN21もオフ状態となる可能性が極めて高いと言える。
【0083】
反対に、信号S1が論理Hであると、NMOSトランジスタN23がオフ、N24がオン状態となる。この場合、ノード26は確実に接地電位となり、NMOSトランジスタN21がオフ状態となる。この場合はノード25の電位が不安定となるが、上記と同様の理由により、NMOSトランジスタN22もオフとなる可能性が高い。
【0084】
このように、電源電圧VHが不安定な場合も、レベル変換回路13には殆ど貫通電流は流れない。
【0085】
また、インバータ28のHレベルの出力によりNMOSトランジスタN24がオン状態であるときはノード26の電位がローレベルとなる。しかし、インバータ29の電源電圧VHが不安定であるために、出力信号S2は不定となる。一方、NMOSトランジスタN24がオフ状態であるときはノード26は不安定な電源電圧VHが供給されるので、この不安定な振幅VHを持った信号を出力する。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅VLを持った出力信号が出力される。つまり、レベル変換回路の出力の前段に論理回路が設けられ、その論理回路に供給される電源電圧が変動した場合、前段のフルラッチ回路の出力信号に関わらず、不安定な振幅VHを持った出力信号が出力される。
【0086】
しかし、殆どの場合、このような不安定状態は瞬停または停止であり、電源電圧VHは極めて低い電圧であって、出力される信号はローレベルとなっている場合が多いといえる。つまりこのフルラッチ回路は電源電圧VHのローレベルに近いレベルの信号を出力する。
【0087】
なお、インバータ29および論理回路12は、たとえ論理不定な信号が入力されても、供給される電源電圧VLの不安定状態はほとんどが瞬停または停止であると考えられ、電源電圧VLは極めて低い電圧で低いため貫通電流が流れるおそれはない。
【0088】
上述のように、一方の電源電圧VHが不安定となっても、正常な規定電圧を保っている電源電圧VLが供給されている論理回路等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を軽減することができるため、無駄な電力の消費を軽減できる。
【0089】
このとき論理回路11には論理回路15からの入力があるが、正常電源電圧VLが供給されているため、貫通電流が流れるおそれはない。また、論理回路15から論理回路11には正常の論理レベルの信号を出力することができる。
【0090】
このように2つの電源電圧VL,VHのどちらか一方の電源電圧が不安定になっても、他方の電源から正常な規定電圧が供給されていれば、その正常な電源電圧が供給されている論理回路およびこの論理回路にレベル変換出力を供給するフルラッチ回路を持つレベル変換回路は正常な論理レベルの信号により動作するため、これらの回路における貫通電流を確実に防ぎ、半導体集積回路全体に流れる貫通電流を大幅に軽減させることができるため、電力消費を削減できる。
【0091】
図4は、第2の実施の形態の構成を示すブロック図である。なお、この実施の形態では、電源電圧VLと電源電圧VHとの中間の電源電圧VMが論理回路42に供給され、この電源電圧は図4では黒丸の電源端子から供給されるものとして示されている。
【0092】
図4に示すように、この実施の形態の半導体集積回路はシリコン基板上に形成されるDRAMマクロ10Aに、外部より電源電圧VLおよびVHが供給されている。このDRAMマクロ10Aには、電源電圧VHが供給され、電源電圧VHよりも低くVLよりも高い内部電圧VMを生成する内部電圧生成回路40と、電源電圧VLが供給され、電圧VLのレベルの振幅を持つ信号S5を出力する論理回路41と、電源電圧VLおよび内部電圧VMが供給され、この論理回路41からの出力信号S5を電源電圧VLの振幅から内部電圧VMの振幅を持つ信号S6に変換するレベル変換回路43と、内部電圧VMが供給され、内部電圧VMの振幅を持つ信号S7を出力する論理回路42と、電源電圧VLおよび内部電圧VMが供給され、論理回路42からの出力信号S7を内部電圧VMの振幅から電圧VLの振幅を持つ信号S8に変換するレベル変換回路44とが形成される。
【0093】
また、このDRAMマクロ10Aの外部で且つ同一半導体基板内には、電源電圧VLが供給され、論理回路41と直接接続される論理回路45が形成される。
【0094】
なお、レベル変換回路43は図2に示すレベル変換回路13と、レベル変換回路44は図3のレベル変換回路14にそれぞれ対応したものである。ただし動作説明および参照図面に関しては、電源電圧VHにかわって電源電圧VMが供給されるため点を除いては上記対応の通り構成、動作は同じであるため説明を省略する。
また、低電圧側の電源電圧VLを動作電圧とする論理回路41は、例えば、DRAMマクロ10Aを制御する制御回路や、メモリセルアレイのアドレスをデコードするデコード回路等を含み、高電圧側の電源電圧VMを動作電圧とする論理回路42は、例えば、センスアンプ等を含む。また、論理回路41の前段に接続された論理回路45は例えばアドレスバッファ回路を含む。
【0095】
次に図2乃至図4を用いて、図4に示す第2の実施の形態の半導体集積回路の動作を説明する。
【0096】
内部電圧生成回路40は、電源電圧VHが供給され、電源電圧VLより高く、電源電圧VHより低い内部電圧VMを生成する。この内部電圧VMが供給される論理回路42は、内部電圧VMの振幅を持った信号S7をレベル変換回路44に出力する。このレベル変換回路44は信号S7を内部電圧VMの振幅から電源電圧VLの振幅に変換し、信号S8を出力する。
【0097】
反対に、論理回路41は電源電圧VLの振幅を持つ信号S5をレベル変換回路43に出力する。このレベル変換回路43は信号S5を電源電圧VLの振幅から内部電圧VMの振幅に変換し、信号S6を出力する。
【0098】
また、DRAMマクロ10Aの外に形成される論理回路45は電源電圧VLの振幅を持つ信号を論理回路41に出力する。
【0099】
次に電源電圧VM若しくはVLのいずれか一方が変動した場合における本実施の形態の半導体集積回路の動作について説明する。
【0100】
まず、電源電圧VLが不安定で瞬停あるいは停止してしまうような変動が起こった場合、電源電圧VLが供給されている論理回路41は論理不定な信号S5を出力し、この信号S5がレベル変換回路43に入力される。なお、レベル変換回路43は図2のフルラッチ回路およびインバータ29に供給されている電源電圧VHの代わりに内部電圧VMが供給される点が異なるのみであり、その構成、動作の詳細な説明は省略する。従って、図2で説明したように、このレベル変換回路43も、その内部にフルラッチ回路を使用しているため、不安定な電源電圧VLが供給されるにもかかわらず、フルラッチ回路に流れる貫通電流を防ぐことができる。また、安定な電源電圧VMが供給されるので、インバータ29にも貫通電流は流れない。インバータ29は規定電圧VMが供給されているため、論理が定まった信号S6を出力する。このため、論理回路42には貫通電流は流れない。さらに、論理回路42は正常な内部電圧VMが供給されており、論理の定まった信号S7をレベル変換回路44に出力する。
【0101】
このためレベル変換回路44のフルラッチ回路の各トランジスタの動作は正常である。しかし供給されている電源電圧VLが不安定であるため、図3におけるNMOSトランジスタN34がオン状態であるときはノード36にローレベルの信号を出力し、オフ状態であるときは不安定な電源電圧VLの振幅を持った信号を出力する。しかし、このとき電源電圧VLは瞬停或いは停止状態となっていて極めて低い電圧であり、出力される信号S8は常にローレベルといえる。つまりこのレベル変換回路44のフルラッチ回路は電源電圧VLのローレベルの信号を出力する。
【0102】
さらに、図3におけるインバータ39および図4の論理回路41は、たとえ論理不定な信号が入力されても、供給される電源電圧VLが低く、貫通電流は流れない。また、論理回路45も不安定な電源電圧VLが供給されるからその内部の信号も論理レベルが不定な信号であるが、供給されている電源電圧VLが非常に低いためその内部に貫通電流は流れない。
【0103】
よって、図4の実施の形態でも、電源電圧VLが不安定であっても、規定電圧を保っている電源電圧VMが供給されている論理回路42等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を大幅に軽減することができるため、無駄な電力の消費を軽減できる。
【0104】
このとき論理回路45には不安定な電源電圧VLが供給されているが、この電源電圧VLが不安定状態であるほとんどの場合は瞬停あるいは停止状態であると考えられるため、電源電圧VLのローレベルの論理レベルを持つ信号を出力する。また、貫通電流が流れる恐れはない。
【0105】
次に、電源電圧VHが変動したことに伴い内部電圧VMの振幅レベルも変動した場合について説明する。内部電圧生成回路40には不安定な電源電圧VHが供給されている。このため、この内部電圧生成回路40は不安定な内部電圧VMを出力する。この不安定な内部電圧VMは論理回路42に供給され、このため論理回路42は論理の不定な信号S7を出力し、レベル変換回路44に入力される。なお、レベル変換回路44は図3に示したインバータ37およびインバータ38に供給される電源電圧VHが内部電圧VMに代わっただけで、構成、動作は同じである。
【0106】
レベル変換回路44は、図3で説明したようにフルラッチ回路を使用しているため、正常な電源電圧VLが供給されているフルラッチ回路に流れる貫通電流を防ぐことができる。また、インバータ39には電源電圧VLによる安定した論理レベルの信号が入力されるため、インバータ39にも貫通電流が流れない。従って、インバータ39は規定電圧を有する電源電圧VLが供給されているため、正しい論理の信号S8が出力される。このため、論理回路41は正常な論理動作を行い、この論理回路41には貫通電流は流れない。さらに、論理回路41は正常な電源電圧VLが供給されており、正しい論理レベルの信号S5が出力される。このためレベル変換回路43には貫通電流は流れない。
【0107】
上述のように、規定電圧を保っている電源電圧VLが供給されている論理回路41等に流れる貫通電流を確実に防ぐことができ、半導体集積回路全体としても貫通電流を軽減することができるため、無駄な電力の消費を軽減できる。
【0108】
なお、論理回路41には論理回路45からの入力があるが、これは論理レベルが固定されている安定した電源電圧VLの振幅を持った信号である。従って、論理回路45も、また論理回路41も論理レベルの安定された信号が入力するため貫通電流が流れない。また、供給される電源電圧VLも規定電圧が保持されているため、論理回路41からは論理の固定された信号を出力する。
【0109】
このように、2つの電源電圧のうち、どちらか一方の電源電圧が不安定になっても、他方の電源電圧が供給されている回路の論理動作が正常であるため、この電源電圧が供給されている論理回路では貫通電流を確実に防ぎ、半導体集積回路全体に流れる貫通電流を軽減することができるため、電力消費を削減できる。
【0110】
以下、図5を参照して本願発明をダイナミック型RAMに使用されるセンスアンプ部に適用した第3の実施の形態について説明する。
【0111】
図5において、半導体基板上の例えばDRAMマクロ10Bには、消費電力を抑えるために低い電圧を有する電源電圧VLおよび、電源電圧VLよりも高い電圧を有する電源電圧VHが供給されている。
【0112】
図5に示すように、本実施の形態の半導体集積回路は、電源電圧VLが供給され出力信号S11をレベル変換回路531、532,533に出力する論理回路50と電源電圧検知回路51とを有する。この電源電圧検知回路51には電源電圧VLおよびVHが供給される。この電源電圧検知回路51は、規定の電源電圧VL,VHが供給されている場合は、電源電圧VLの振幅のハイレベルの信号を出力し、供給される電源電圧VLおよびVHのいずれか一方が変動した場合、これを検知して出力端子側に接続されるレベル変換回路531,532,533に電源電圧VLレベルの振幅のローレベルの検知信号を出力する。
【0113】
レベル変換回路531,532,533は論理回路50からの論理出力信号S11が供給されるとともに、電源電圧検知回路51からの検知信号S10も供給される。ここで、論理回路50の論理出力信号S11はレベル変換回路532に供給される場合のみインバータ57を介して反転信号として供給される。
【0114】
これらのレベル変換回路531、532、533には夫々、電源電圧VHおよびVLが供給され、論理回路50から入力する信号S11のレベルを電源電圧VLの振幅に対応する値から電源電圧VHの振幅に対応する値を持つ信号に変換される。後で詳述するが、これらのレベル変換回路531,532,533は、電源電圧VHおよびVLのいずれか一方のレベルが変動した場合には、電源電圧VHの振幅の一方のレベルをもつ信号を出力する用に構成されている。
【0115】
レベル変換回路531からは出力信号S12が出力され、この信号S12は電源電圧VHで駆動されるインバータ56に供給され、その論理が反転され、振幅が電圧VHを持つ信号S13が出力される。
【0116】
インバータ56はPMOSトランジスタP54のゲート端子に接続される。このPMOSトランジスタP54のソース端子は電源電圧VLに接続され、ドレイン端子がセンスアンプ52の一方の電源端子に接続される。このPMOSトランジスタP54はそのゲート端子に供給される電源電圧VHのレベルを持つ論理レベルHの信号によりオフ状態となり、論理レベルLの信号によってオン状態となる。
【0117】
レベル変換回路533の出力端子からは信号S14が出力され、この出力端子はNMOSトランジスタN55のゲート端子に接続される。このNMOSトランジスタN55のソース端子は電源電圧VLの電源端子に接続され、ドレイン端子がセンスアンプ52の他方の電源端子に接続される。このNMOSトランジスタN55はそのゲート端子にレベル変換回路533からの電源電圧VHによる論理Hのレベルを持った信号が供給されたときにオン状態となり、論理Lの信号によってオフ状態となる。
【0118】
センスアンプ52はPMOSトランジスタP54およびNMOSトランジスタN55がともにオン状態となったときに電源電圧VLが供給され、信号入力端子に接続された、ワード線WLとビット線BL,/BLとの交点にマトリクス状に配列された複数のメモリセルMCを有しているセルアレイ512の、例えばビット線BL,/BLと接続される信号入力端子を持つ。
【0119】
インバータ57は、論理回路50からの信号S11が入力される入力端子を有し、信号S11の論理が反転された信号をレベル変換回路532に出力する。このレベル変換回路532は、インバータ57からの反転信号を受け取ってレベル変換信号S15を出力し、NMOSトランジスタN58のゲート端子に供給する。
【0120】
このNMOSトランジスタN58は、センスアンプ52の電源端子(510、511)間に接続されたソース端子およびドレイン端子を有する。PMOSトランジスタP54およびNMOSトランジスタN55がいずれもオフ状態のときに、ゲート端子に電源電圧VHの振幅のハイレベルを持った信号S15が入力されるとNMOSトランジスタN58はオン状態となる。この結果、センスアンプ52の電源線上に残っている電荷がこのNMOSトランジスタN58を介して放電され、センスアンプ52の電源線の電位が等化、即ちイコライズされる。
【0121】
さらにDRAMマクロ10Bの外部には、電源電圧VLが供給され、論理回路50に論理信号を供給するように接続された論理回路59が設けられている。
【0122】
次に、図6を参照して図5に示す実施の形態で用いるレベル変換回路531を例にとってその構成、動作について説明する。なお、他のレベル変換回路532,533も同様に構成されている。
【0123】
図6において、レベル変換回路531に含まれるフルラッチ回路は、2個のPMOSトランジスタP61、P62と2個のNMOSトランジスタN61,N62により構成される。PMOSトランジスタP61,P62のソースは電源電圧VHの高電圧側電源端子に接続され、ノード68においてNMOSトランジスタN61のドレイン端子に接続されるとともに、NMOSトランジスタN62およびPMOSトランジスタP62のゲートと共通に接続される。
【0124】
PMOSトランジスタP62のドレイン端子はノード69において、NMOSトランジスタN62のドレイン端子に接続されるとともに、NMOSトランジスタN61およびPMOSトランジスタP61のゲートと共通に接続される。NMOSトランジスタN61、N62のソースが共通にNMOSトランジスタN65を介して接地電位に接続されている。
【0125】
レベル変換回路531は更に、このフルラッチ回路を含め、論理回路50からの電源電圧VLレベルの信号S11が入力する論理信号の入力端子IN50と、電源電圧検知回路51から電源電圧VLレベルの検知信号が入力される入力端子IN51とを有する。
【0126】
入力端子IN50は、NMOSトランジスタN63のゲート端子に接続されるとともに、電源電圧VLにより付勢されるインバータ610を介して、NMOSトランジスタN64のゲート端子に接続される。NMOSトランジスタN63のドレイン端子はノード68に接続され、NMOSトランジスタN64のドレイン端子はノード69に接続される。
【0127】
電源電圧検知回路51からの検知信号が供給される入力端子IN51はNMOSトランジスタN65のゲートを介して電源電圧VLによって付勢されるインバータ611の入力端子に接続される。インバータ611の出力端子はNMOSトランジスタN66、N67のゲートに共通に接続される。
【0128】
NMOSトランジスタN66のドレイン端子はノード69に接続され、ソース端子は接地される。ノード69は、電源電圧VHが供給され、入力端子がノード69を介してフルラッチ回路の出力信号が入力されるインバータ612に接続される。インバータ612の出力端子は、電源電圧VHが供給されるインバータ613の入力端子に接続される。インバータ613の出力端子はNMOSトランジスタN67のドレインに接続され、このNMOSトランジスタN67のソース端子は接地される。
【0129】
以下、図7を参照して、図5に示した本実施の形態に適用したセンスアンプ52の回路構成の一例について説明する。
【0130】
図7において、センスアンプ52は、一方のビット線BLIは、ノード711において、PMOSトランジスタP72およびNMOSトランジスタN72のゲートに共通に接続されるとともに、PMOSトランジスタP71およびNMOSトランジスタN71のドレインに共通に接続される。
【0131】
他方のビット線/BLIは、ノード712において、PMOSトランジスタP71およびNMOSトランジスタN71のゲートと共通に接続されるとともに、PMOSトランジスタP72およびNMOSトランジスタN72のドレインに共通に接続される。
【0132】
またセンスアンプ駆動線510、511はそれぞれイコライジング素子であるNMOSトランジスタN58のソース、ドレイン端子に接続される。
【0133】
このビット線BLの一端は、ゲートが一方のシェアード選択信号線MUXRと接続されたNMOSトランジスタN78を介してビット線BLと接続され、ビット線BLIの他端は、ゲートが他方のシェアード選択信号線MUXLと接続されたNMOSトランジスタN75を介してビット線BLLと接続される。
【0134】
他方のビット線/BLIの一端は、ゲートが一方のシェアード選択信号線MUXRと接続されたNMOSトランジスタN79を介してビット線/BLと接続され、ビット線BL2の他端は、ゲートが他方のシェアード選択信号線MUXLと接続されたNMOSトランジスタN76を介してビット線/BLLと接続される。
【0135】
また、ビット線対BLI、/BLIは、ゲートがカラム選択線CSLと接続されたNMOSトランジスタN73、N74を介して夫々ローカルデータ線対DQ1、DQ2に接続されている。
【0136】
さらに、ビット線対BL、/BL間には、ゲートが一方のイコライズ信号線EQLRと接続されたNMOSトランジスタN77が接続され、一方ビット線対BLL、/BLLには、ゲートが他方のイコライズ信号線EQLLと接続されたNMOSトランジスタN80が接続される。
【0137】
なお、信号線EQLR、EQLL、MUXR、MUXL、CSLを駆動するためのドライバ回路の詳細な説明は省略する。
【0138】
次に本実施の形態の動作について、図5乃至図7を参照して説明する。
【0139】
最初に、メモリセルMCから読み出され、ビット線対BLIおよび/BLIから供給される読み出し信号を増幅するためにセンスアンプ回路52を動作させる場合について説明する。
【0140】
センスアンプ回路52を動作させるためには、センスアンプ回路52にPMOSトランジスタP54およびNMOSトランジスタN55を介してVL電源電圧を供給する必要がある。このため、論理回路50は電源電圧VLレベルの振幅を持った論理Hの信号S11を出力する。なお、論理回路50は、例えばDRAMマクロ10Bの外部に形成されている論理回路59からの信号により電源電圧VLレベルの振幅を持った論理Hの信号S11を出力する。
【0141】
また、電源電圧検知回路51は、2つの電源電圧VL、VHが規定値の範囲にある場合は、電源電圧VLレベルの振幅を持った論理Hの検知信号を出力する。この信号S11および検知信号は、レベル変換回路531、532、533に供給される。
【0142】
図6に示すように、例えばレベル変換回路531に入力した論理Hの検知信号は、入力端子IN51からNMOSトランジスタN65のゲート端子に入力され、NMOSトランジスタN65がオン状態となる。また、検知信号は、インバータ611に入力され、論理レベルLに反転される。この論理レベルLの信号はNMOSトランジスタN66、P67のゲート端子に入力され、これらのNMOSトランジスタN66,N67がオフ状態となる。
【0143】
一方、論理回路50からは、電源電圧VLレベルの論理Hレベルを持った信号S11が入力端子IN50に供給される。この信号S11は、NMOSトランジスタN63のゲートおよびインバータ610に入力される。NMOSトランジスタN63は、そのゲートに入力された論理Hの信号によりオン状態となる。一方、インバータ62の入力端子に入力した論理Hの信号S11は論理Lの信号/S11に反転されてNMOSトランジスタN64のゲートに入力されオフ状態とする。
【0144】
この結果、NMOSトランジスタN63のドレインと接続されているノード68がローレベルヘプルダウンされ、ノード68の電位をゲート入力とするPMOSトランジスタP62がオン状態となる。これと同時に、ノード68の電位をゲート入力とするNMOSトランジスタN62がオフ状態となる。
【0145】
また、NMOSトランジスタN64がオフ状態となることにより、ノード69の電位が電源電圧VHに引き上げられる。このため、ノード69の電位をゲート入力とするPMOSトランジスタP61がオフ状態となると同時に、ノード69の電位をゲート入力とするNMOSトランジスタN61がオン状態となる。従って、ノード69は電源電圧VHの電位となる。
【0146】
ここで、上述の通りノード69と接続されているNMOSトランジスタN66はオフ状態にあるため、電源電圧VHのレベルの信号は、電源電圧VHが供給されているインバータ612、613を介して出力ノードに供給される。この出力ノードに接続されているNMOSトランジスタN67もまたオフ状態にあるため、出力ノードは電源電圧VHの電位であり、レベル変換回路531は電源電圧VHの論理Hのレベルを持った信号S12を出力する。
【0147】
なお、他のレベル変換回路532、533もレベル変換回路531と同様に図6に示す構成を持っており、同様の動作を行なう。
【0148】
図5に示すレベル変換回路531は、出力端子に接続されたインバータ56に電源電圧VHレベルの論理Hレベルを持った信号S12を出力する。インバータ56は信号S12の論理を反転し、電源電圧VHレベルの論理Lレベルを持った信号S13を出力する。この信号S13はPMOSトランジスタP54のゲート端子に入力され、このトランジスタP54をオン状態とする。
【0149】
一方、レベル変換回路533は、電源電圧VHレベルの論理Hレベルを持った信号S14をNMOSトランジスタN55のゲート端子に出力するから、このトランジスタN55もオン状態となる。このため、電源電圧VLがセンスアンプ回路52に供給され、センスアンプ回路52が動作状態となる。
【0150】
本実施形態では、PMOSトランジスタP54およびNMOSトランジスタN55のゲート端子にレベル変換された電源電圧VHレベルの振幅を持った信号S13,S14が供給されている。このように、電源電圧VHレベルの振幅を持った信号S13,S14を供給することで、トランジスタP54、N55が十分なオン状態となる。これによって、センスアンプ回路52に電源電圧VLが十分に供給され、センスアンプ回路52の動作速度を落とすことなく動作させることが可能である。
【0151】
また、レベル変換回路532の信号S11の入力側にはインバータ57が接続されている。このインバータ57は論理回路50からの信号S11の論理を反転し出力する。よって、レベル変換回路532に電源電圧VLレベルの論理Lレベルを持った信号が入力する。この論理Lの信号/S11は図6における入力端子IN50に供給されるから、レベル変換回路531,533の場合とは逆に、フルラッチ回路の入力側のNMOSトランジスタN63がオフ状態、NMOSトランジスタN64がオン状態となる。
【0152】
この結果、レベル変換回路531、533の出力信号S13、S14によりトランジスタP54、N55がオン状態となるときは、レベル変換回路532からの出力信号S15によりトランジスタN58はオフ状態となり、センスアンプ回路52は動作状態となる。反対に、レベル変換回路531、533の出力信号S13、S14によりトランジスタP54、N55がオフ状態となるときは、レベル変換回路532からの出力信号S15によりトランジスタN58はオン状態となり、センスアンプ回路52は非動作状態となり、トランジスタN58により、センスアンプ回路52の電源回路の電位が等化される。
【0153】
以下、図6を参照してレベル変換回路531−533の論理回路50側からの入力端子に電源電圧VLレベルの論理Lのレベルを持った信号S11が入力し、電源電圧検知回路51側の入力端子に電源電圧VLレベルの論理Hのレベルを持った信号S10が入力したときのレベル変換回路の動作を説明する。
【0154】
まず、電源電圧検知回路51からの検知信号によって前述の通り、トランジスタN65はオン状態、トランジスタN66、N67はオフ状態となる。
【0155】
一方論理回路50からの電源電圧VLレベルの論理Lレベルを持った信号はトランジスタN63のゲートおよびインバータ610に供給される。トランジスタN63のゲートに供給された論理Lの信号はこのトランジスタN63をオフ状態とする。
【0156】
一方、インバータ610の入力端子に供給された論理Lの信号は論理Hの信号に反転され、トランジスタN64のゲートに入力し、このトランジスタN64をオン状態とする。すると、トランジスタN64のドレインと接続されているノード69がローレベルヘプルダウンされ、ノード69の電位をゲート入力とするトランジスタP61がオン状態となる。これと同時にノード69の電位をゲート入力とするトランジスタN61がオフ状態となる。
【0157】
またノード68の電位が電源電圧VHのハイレベルに引き上げられる。このため、ノード68の電位をゲート入力とするトランジスタP62がオフ状態となる。これと同時にノード69の電位をゲート入力とするトランジスタN62がオン状態となる。従ってノード69は電源電圧VH振幅のローレベルな電位を有する。
【0158】
ノード69と接続されているトランジスタN66はオフ状態にあるため、電源電圧VHレベルの論理Lのレベルを持った信号は、電源電圧VHが供給されているインバータ612、613に供給される。出力ノードに接続されているトランジスタN67もまたオフ状態にあるため、レベル変換回路531、533は夫々電源電圧VHレベルの論理Hレベルを持った信号を出力する。レベル変換回路531から出力された電源電圧VHレベルの論理Hレベルを持った信号S13は論理Lレベルに反転され、P54をオン状態にする。また、レベル変換回路533から出力された電源電圧VHレベルの論理Hレベルを持った信号S14はN55をオン状態にする。
【0159】
一方、レベル変換回路532は電源電圧VHレベルの論理Lのレベルを持った信号S15を出力するため、トランジスタN58はオフ状態となる。従って、レベル変換回路531、533の出力信号S13、S14によりトランジスタP54、N55が状態となるときは、レベル変換回路532からの出力信号S15によりトランジスタN58はオフ状態となり、センスアンプ回路52は動作状態となる。よって、センスアンプ回路52が動作状態であるときは、トランジスタN58による電源線電位のイコライズ動作は行なわれない。
【0160】
次にセンスアンプ回路52に供給される電源電圧VLの電源端子上の電位をイコライズする場合における本実施の形態の動作について説明する。
【0161】
電源線上の電位をイコライズするため、論理回路50が電源電圧VLレベルの振幅を持った論理Lの信号S11を出力する。
【0162】
レベル変換回路531および533には、論理回路50から電源電圧VLの論理Lレベルを持った信号S11が入力し、電源電圧検知回路51からは電源電圧VLの論理Hレベルを持った信号S10が入力する。これにより、上述の通り、電源電圧VHレベルの論理Lレベルを持った信号S13,S14が出力される。
【0163】
一方。レベル変換回路532には、インバータ57によって論理が反転された電源電圧VLの論理Hレベルを持った信号/S11が入力され、電源電圧検知回路51からは電源電圧VLの論理Hレベルを持った信号が入力する。これにより、上述の通り、電源電圧VHレベルの論理Hレベルを持った信号S15が出力される。
【0164】
従って、レベル変換回路531、533の出力信号S13、S14によりトランジスタP54、N55がオフ状態となるときは、レベル変換回路532からの出力信号S15によりトランジスタN58はオン状態となり、センスアンプ回路52は非動作状態となり、トランジスタN58により、センスアンプ回路52の電源回路の電位が等化される。
【0165】
ここで、電源電圧VHおよびVLのいずれか一方が規定電圧の範囲にないと電源電圧検知回路51が検知した場合について説明する。
【0166】
まず、電源電圧VHが不安定で、VLよりも低い電圧となってしまった場合について説明する。
【0167】
電源電圧VHの変動を検知した電源電圧検知回路51は電源電圧VLレベルの論理Lのレベルを持った検知信号を出力する。この論理Lの検知信号は、レベル変換回路531、532および533のトランジスタN65に入力し、このトランジスタN65をオフ状態とする。これによってフルラッチ回路に電源電圧VHが供給されなくなり、フルラッチ回路は正常な動作ができない。しかしながら、上述のように、供給されている電源電圧VHが変動するにもかかわらずフルラッチ回路を介して貫通電流が流れることを防ぐことができ、無駄な電力の消費を削減できる。
【0168】
また、検知信号は、インバータ611で論理Hに反転され、トランジスタN66およびN67をオン状態とする。よって、トランジスタN66と接続されているノード69およびトランジスタN67と接続されている出力ノードは接地電位にプルダウンされる。従って、レベル変換回路531−533は論理回路50の出力信号に左右されることなく、接地電位の信号を出力する。つまり、レベル変換回路531,532および533はすべて電源電圧VHレベルのローレベルの信号を出力する。
【0169】
レベル変換回路531から出力された論理Lレベルを持った信号S12はインバータ56に入力する。しかし、このインバータ56には変動している電源電圧VHが供給されているため、出力の論理が固定しない。ただし、入力信号は論理が固定されているため、貫通電流は流れない。また、この論理不定な信号S13がトランジスタP54に供給され、このトランジスタP54の導通状態も不定となる。
【0170】
しかし、レベル変換回路533から出力された論理Lレベルを持った信号S14はトランジスタN55のゲート端子に入力し、完全にオフ状態とする。このため、トランジスタP54の導通状態が不明であっても、センスアンプ回路52に電源電圧VLが供給されず、センスアンプ回路52に貫通電流が流れない。
【0171】
またレベル変換回路532から出力された論理Lレベルを持った信号S15はトランジスタN58をオフ状態にする。このため、電源電圧VHが変動したとき、センスアンプ回路52に貫通電流は流れないばかりかトランジスタN58を介して電流が流れることもない。よって、半導体集積回路全体としても貫通電流は大幅に軽減されるため、無駄な電力の消費を削減できる。
【0172】
次に、電源電圧VLが不安定で、瞬停若しくは停止してしまった場合について説明する。
【0173】
電源電圧VLの変動を検知した電源電圧検知回路51は電源電圧VLレベルを持った検知信号を出力する。しかし、このとき検知信号は変動状態の電源電圧VLより生成されているため、論理が不定な信号である。この論理不定の検知信号は、図6に示す構成のレベル変換回路531−533に供給される。一方、論理回路59、論理回路50およびインバータ57は変動状態である電源電圧VLが供給されているため、この場合、全てのレベル変換回路531−533の入力端子には論理が不定な信号が入力する。
【0174】
論理回路50からの論理不定な入力信号S11はトランジスタN63のゲートおよびトランジスタN64のゲートに入力するため、これらのトランジスタN63、N64の導通状態が不定となる。このためノード68およびノード69の電位も不定となる。
【0175】
しかし、本実施形態のレベル変換回路531−533に用いられているフルラッチ回路は、ノード68、69に微小な電位の差があれば、拡大的に電位差を収束することができるため、このノード68、69はお互い逆極性の電位状態が維持できる。
【0176】
このフルラッチ回路の動作について説明する。例えば、トランジスタN64N63が同時にオン状態になった場合、出力側のトランジスタN64により、ノード69がローレベルヘプルダウンするため、電源電圧VHの振幅のローレベルの信号がインバータ612に出力される。
【0177】
また、トランジスタN64、N63が同時にオフ状態になった場合は、ノード68、69の電位差が拡大的に収束し、ノード69は電源電圧VHレベルの振幅のいずれか一方を持った信号を出力する。よって、図6に示すレベル変換回路は、ノード68とノード69の電位差の拡大的な収束によってこのフルラッチ回路部には貫通電流が流れない構成を持つ。
【0178】
一方、電源電圧検知回路51からの入力信号は電源電圧VLの不安定な瞬停あるいは停止した信号であるため信号の論理はローレベルである。
【0179】
よって、トランジスタN65に入力した論理Lの検知信号により、トランジスタN65はオフ状態となる。これによって、フルラッチ回路の貫通電流を確実に防ぐ。また、インバータ611は供給されている電源電圧VLが瞬停あるいは停止状態にあるため出力信号の論理は反転されずローレベルである。このためトランジスタN66、N67には論理Lの信号がゲートに入力するため、いずれもオフ状態となる。
【0180】
よって、ノード69はフルラッチ回路が出力する電源電圧VHレベルの振幅のいずれか一方を持った信号をインバータ612に出力する。インバー612およびインバータ613は規定電圧が供給されているため、正常に動作し、よってレベル変換回路531は論理が固定された信号S12を出力する。
【0181】
信号S12はインバータ56に入力し、このインバータ56は電源電圧VHが供給されているため論理が反転された信号S13を出力する。レベル変換回路533が出力する信号S14は信号s12と同じ極性の信号であるため、信号S13と信号S14は論理が反転された信号となり、これらの信号をゲート入力とするトランジスタP54およびN55導通状態は一致する。このためトランジスタP54、N55が同時にオン状態となることが起こり得る。
【0182】
しかし供給されている電源電圧VLは瞬停あるいは停止状態にあるのでトランジスタP54はオフ状態となり、結局、センスアンプ回路52に貫通電流は流れないばかりかトランジスタN58を介して電流が流れることもない。よって、半導体集積回路全体としても貫通電流は大幅に軽減されるため、無駄な電力の消費を削減できる。
【0183】
上記の通り、この実施形態によれば、電源電圧VLが不安定状態であってもレベル変換回路、論理回路素子およびセンスアンプ回路には貫通電流は流れず、消費電力の軽減が可能となるとともに、論理の誤動作もない半導体集積回路を提供することができる。
【0184】
【発明の効果】
以上詳述したようにこの発明によれば、異なる電源電圧のいずれか一方が変動して論理が不安定な信号が内部に形成されても、これが原因となる貫通電流を防止して消費電力を軽減するとともに論理の誤動作も防止することができる半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の半導体集積回路の構成を示すブロック図。
【図2】図1に示した第1の実施の形態に用いられるレベル変換回路の構成の一例を示す回路図。
【図3】図1に示した第1の実施の形態に用いられる他のレベル変換回路の構成の一例を示す回路図。
【図4】この発明の第2の実施の形態の半導体集積回路の構成を示すブロック図。
【図5】この発明の第3の実施の形態の半導体集積回路の構成を示すブロック図。
【図6】図5に示した第3の実施の形態に用いられるレベル変換回路の構成の一例を示す回路図。
【図7】図5に示した第3の実施の形態におけるセンスアンプ回路の構成の一例を示す回路図。
【図8】従来の半導体集積回路の全体の構成を示すブロック図およびそれに用いられるレベル変換回路の構成の一例を示す回路図。
【符号の説明】
11、12、15、41、42、45、50、59…論理回路
13、14、43、44,531、532、533…レベル変換回路
S11、S12、S13、S14、S15…論理信号
40・・・内部電圧生成回路
10、10A,10B・・・DRAMマクロ
51・・・電源電圧検知回路
52・・・センスアンプ回路
BL1、BL2・・・ビット線
MC・・・メモリセル
Claims (20)
- 第1の電圧レベルの振幅を持つ第1の電源電圧が供給され、前記第1の電圧レベルの振幅を持つ第1の信号を出力する第1の論理回路と、
前記第1の電源電圧および前記第1の電源電圧とは異なる第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第1の信号のレベルを前記第1の電圧レベルの振幅から前記第2の電圧レベルの振幅に変換して第2の信号を出力する第1のレベル変換回路と、
前記第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第2の電圧レベルの振幅を持つ第3の信号を出力する第2の論理回路と、
前記第1、第2の論理回路の間に接続され、前記第1、第2の電源電圧が供給され、前記第2の論理回路から出力された前記第2の電圧レベルの前記第3の信号を前記第1の電圧レベルにレベル変換して第4の信号を前記第1の論理回路に出力する第2のレベル変換回路と、
を具備することを特徴とする半導体集積回路。 - 前記第1のレベル変換回路は、第1のノードで互いに直列に接続された電流通路と、第2のノードで互いに接続されたゲートとを有し、前記第2の電源電圧の電源端子間に接続される第1のPMOSトランジスタおよび第1のNMOSトランジスタとを含む第1の回路と、前記第2のノードで互いに直列に接続された電流通路と、前記第1のノードで互いに接続されたゲートとを有し、前記第2の電源電圧の電源端子間に接続される第2のPMOSトランジスタおよび第2のNMOSトランジスタとを含む第2の回路と、前記第1の信号が供給されるゲートと、前記第1のノードと前記第2の電源電圧の一方の電源端子との間に接続される第3のNMOSトランジスタと、前記第1の信号と逆極性の論理信号が供給されるゲートと、前記第2のノードと前記第2の電源電圧の一方の電源端子との間に接続される第4のNMOSトランジスタとを具備する第1のフルラッチ回路を有し、
前記第2のレベル変換回路は、第3のノードで互いに直列に接続された電流通路と、第4のノードで互いに接続されたゲートとを有し、前記第1の電源電圧の電源端子間に接続される第3のPMOSトランジスタおよび第5のNMOSトランジスタとを含む第3の回路と、前記第4のノードで互いに直列に接続された電流通路と、前記第3のノードで互いに接続されたゲートとを有し、前記第1の電源電圧の電源端子間に接続される第4のPMOSトランジスタおよび第6のNMOSトランジスタとを含む第4の回路と、前記第3の信号が供給されるゲートと、前記第3のノードと前記第1の電源電圧の一方の電源端子との間に接続される第7のNMOSトランジスタと、前記第3の信号と逆極性の論理信号が供給されるゲートと、前記第4のノードと前記第1の電源電圧の一方の電源端子との間に接続される第8のNMOSトランジスタとを具備する第2のフルラッチ回路を有することを特徴とする請求項1に記載の半導体集積回路。 - 前記第1のレベル変換回路は、前記第1の信号のレベルを前記第2の電源電圧の振幅の少なくとも一方のレベルに固定して出力し、
前記第2のレベル変換回路は、前記第2の信号のレベルを前記第2の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項1または請求項2に記載の半導体集積回路。 - 前記第1の論理回路及び前記第1のレベル変換回路は単一の半導体チップ上に形成されていることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体集積回路。
- 前記半導体チップはDRAMマクロを含むことを特徴とする請求項4に記載の半導体集積回路。
- 更に、前記第1、第2の電源電圧と異なる第3の電源電圧を生成する内部電圧生成回路を具備することを特徴とする請求項1乃至請求項5のいずれか1項に記載する半導体集積回路。
- 前記第3の電源電圧は、前記第1の電源電圧より高く且つ前記第2の電源電圧より低い電圧であることを特徴とする請求項6に記載の半導体集積回路。
- 第1の電圧レベルの振幅を持つ第1の電源電圧が供給され、前記第1の電圧レベルの振幅を持つ第1の信号を出力する第1の論理回路と、
前記第1の電源電圧および前記第1の電源電圧より高い第2の電圧レベルの振幅を持つ第2の電源電圧が供給され、前記第1、第2の電源電圧のレベルの状態を表わす検知信号を出力する電源電圧検知回路と、
前記第1、第2の電源電圧が供給され、前記第1の論理回路から入力する第1の信号を前記第2の電圧レベルの振幅を持つ第2の信号に変換すると共に、前記検知信号に基づいてスイッチ制御信号を出力するレベル変換回路部と、
前記第1の電源電圧によって動作する内部回路と、
前記第1の電源電圧の電源端子間に前記内部回路と直列に接続され、前記レベル変換回路部からの前記スイッチ制御信号によって動作するスイッチング回路とを具備し、
前記電源電圧検知回路から出力される検知信号が前記第1、第2の電源電圧のいずれか一方のレベルの変動を表わす場合、前記レベル変換回路部が前記スイッチング回路を開く信号を出力することを特徴とする半導体集積回路。 - 前記レベル変換回路部は、前記スイッチ制御信号を前記第2の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項8に記載する半導体集積回路。
- 前記スイッチング回路は、前記第1の電源電圧の低電圧側端子と前記内部回路の一方の端子との間に接続された第1のスイッチング素子と、前記第1の電源電圧の高電圧側端子と前記内部回路の他方の端子の間に接続された第2のスイッチング素子とを含むことを特徴とする請求項9に記載する半導体集積回路。
- 前記レベル変換回路部は、第1の出力信号を前記第1のスイッチング素子に供給する第1のレベル変換回路と、前記第1の出力信号と逆極性の関係を持つ第2の出力論理信号を前記第2のスイッチング素子に供給する第2のレベル変換回路とを含むことを特徴とする請求項10に記載する半導体集積回路。
- 前記第1、第2のレベル変換回路は夫々、第1のノードで互いに直列に接続された電流通路と、第2のノードで互いに接続されたゲートとを有し、前記第2の電源電圧の電源端子間に接続される第1のPMOSトランジスタおよび第1のNMOSトランジスタとを含む第1の回路と、前記第2のノードで互いに直列に接続された電流通路と、前記第1のノードで互いに接続されたゲートとを有し、前記第2の電源電圧の電源端子間に接続される第2のPMOSトランジスタおよび第2のNMOSトランジスタとを含む第2の回路と、前記第1の信号が供給されるゲートと、前記第1のノードと前記第2の電源電圧の一方の電源端子との間に接続される第3のNMOSトランジスタと、前記第1の信号と逆極性の論理信号が供給されるゲートと、前記第2のノードと前記第2の電源電圧の一方の電源端子との間に接続される第4のNMOSトランジスタとを具備するフルラッチ回路と、
前記フルラッチ回路の前記第1のNMOSトランジスタおよび前記第2のNMOSトランジスタと前記第2の電源電圧の低電圧側端子との間に接続され、前記検知信号によって制御される第5のNMOSトランジスタと、
前記第2のノードと前記第2の電源電圧の低電圧側端子との間に接続され、前記検知信号によって制御される第6のNMOSトランジスタと、 前記検知回路から前記検知信号が入力され、前記第6のNMOSトランジスタのゲート端子に前記第5のNMOSトランジスタとは逆極性の論理信号を出力する前記第1の電源電圧が供給される論理回路素子とを有することを特徴とする請求項11に記載する半導体集積回路。 - 前記第1、第2のレベル変換回路は夫々、前記第1、第2のレベル変換回路夫々の出力端子と前記フルラッチ回路との間に、前記第2の電源電圧が供給される第2の論理回路と、この第2の論理回路の出力端子と前記第2の電源電圧の低電圧側端子との間に接続され前記検知信号によって制御される第7のNMOSトランジスタを有することを特徴とする請求項12に記載する半導体集積回路。
- 前記内部回路は、メモリアレイと接続されたセンスアンプを含むことを特徴とする請求項8に記載する半導体集積回路。
- 更に、イコライズ制御信号出力回路と、前記イコライズ制御信号出力回路から出力されるイコライズ制御信号によって駆動され、前記センスアンプ内の電源供給線上の電位を等化するイコライジング素子とを有することを特徴とする請求項14に記載する半導体集積回路。
- 前記イコライズ制御信号出力回路は、前記第1の論理回路から入力する第1の信号を前記第2の電圧レベルの振幅を持つ第2の信号に変換するレベル変換回路を有し、前記電源電圧検知回路から出力される検知信号が前記第1、第2の電源電圧のいずれか一方のレベルの変動を表わす場合、前記イコライズ制御信号のレベルを前記第2の電源電圧の振幅の少なくとも一方のレベルに固定して出力することを特徴とする請求項15に記載する半導体集積回路。
- 前記センスアンプの電源供給線間には前記イコライジング素子が並列接続されていることを特徴とする請求項16に記載の半導体集積回路。
- 前記レベル変換回路は、イコライズ信号として、前記電源電圧検知回路から出力される検知信号が前記第1、第2の電源電圧のいずれか一方のレベルの変動を表わす場合、前記イコライズ素子を非イコライズ状態にするレベルに固定された信号を出力することを特徴とする請求項17に記載の半導体集積回路。
- 前記第1の論理回路、前記電源電圧検知回路及び前記レベル変換回路部は単一の半導体チップ上に形成されていることを特徴とする請求項8乃至請求項18のいずれか1項に記載の半導体集積回路。
- 前記半導体チップはDRAMマクロを含むことを特徴とする請求項19に記載の半導体集積回路。
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