JP2013097858A - デジタル入力検出器および関連する適応型電源 - Google Patents

Abstract

【課題】適応型電源により電力が供給され、記憶デバイスでの前置増幅器の一部であるインターフェース回路網での使用に適している、改良型のデジタル入力検出器を提供する。
【解決手段】記憶デバイス１００のインターフェース回路網３２０が、デジタル入力検出器３２２と適応型電源３２４とを備える。前記デジタル入力検出器３２２は、入力トランジスタを備える。前記適応型電源３２４は、前記デジタル入力検出器３２２に、入力トランジスタのしきい値電圧によって変動する可変供給電圧を付与する。前記可変供給電圧は、入力信号の予測される論理レベルの関数として決定される設定点値の付近で、前記入力トランジスタのしきい値電圧によって変動する。
【選択図】図３

Description

ハードディスク・ドライブ（ＨＤＤ）などのディスク・ベースの記憶デバイスが、多種多様の異なるタイプのデータ処理システムで、不揮発性のデータ記憶を提供するために使用される。典型的なＨＤＤは、プラッタとも呼ばれる、１つまたは複数の平坦な円形の記憶ディスクを保持するスピンドルを備える。各記憶ディスクは、アルミニウムまたはガラスなどの非磁性材料で作製され、磁性材料の１つまたは複数の薄層で被覆される基板を備える。動作中、データは、ディスクが高速度でスピンする際に、位置決めアームによりディスク面全域で精密に移動される読出し／書込みヘッドによって、記憶ディスクのトラックから読出され、記憶ディスクのトラックに書込まれる。

ＨＤＤは、コンピュータもしくは他の処理デバイスからのデータを記憶ディスクに書込まれるべき適切な形に処理するために、ならびに、記憶ディスクから読み戻される信号波形をコンピュータへの送達用のデータに変換するために、システム・オン・チップ（ＳＯＣ）を含むことが多い。ＨＤＤは、ＳＯＣを、データを記憶ディスクから読出し、データを記憶ディスクに書込むために使用される読出し／書込みヘッドとインターフェースする前置増幅器を含む。ＳＯＣは、信号利得および帯域幅などの前置増幅器のパラメータをプログラムするために、ならびに、前置増幅器により検出されるシステム障害などの戻りの情報を受信するために、デジタル・インターフェースを介して前置増幅器と通信する。

ＳＯＣは、コストおよび性能の目的を満たすために、大規模なデジタル回路網を有し、典型的には先進のＣＭＯＳ技術を使用してきた。これにより、ＳＯＣは、前置増幅器により使用されるものとは異なる電源電圧を使用することになり、その結果、時とともに、３．３Ｖ、２．５Ｖまたは１．８Ｖの論理レベルなどの、種々の異なる論理ハイ入力信号レベルを使用する、ＳＯＣと前置増幅器との間のデジタル・インターフェースがもたらされた。前置増幅器はさらに、記憶ディスクをフォーマットする工場のサーボ・ライタで使用され、サーボ・ライタの一部は、前置増幅器と通信するために５Ｖ論理レベルを使用する。

本発明の例示的な実施形態は、１つまたは複数の関連する適応型電源により電力が供給され、ＨＤＤなどのディスク・ベースの記憶デバイスでの前置増幅器の一部、または別のタイプの処理デバイスの一部であり得るインターフェース回路網での使用に十分適している、改良型のデジタル入力検出器を提供する。

一実施形態では、装置が、デジタル入力検出器と適応型電源とを備える。適応型電源は、デジタル入力検出器に、デジタル入力検出器の入力トランジスタのしきい値電圧によって変動する可変供給電圧を付与する。装置は、記憶デバイスまたは他のタイプの処理デバイスのインターフェース回路網の一部であり得る、またはそのインターフェース回路網を備え得る。

適応型電源によりデジタル入力検出器に付与される可変供給電圧は、入力信号の予測される論理レベルの関数として決定される設定点値の付近で、入力トランジスタのしきい値電圧によって変動し得る。例えば、設定点値は、最小の予測される論理ハイ入力信号レベルの関数として決定され得る。そのような配置構成では、入力トランジスタは、最小の予測される論理ハイ入力信号レベルを有する入力信号に対して、しきい値電圧に、またはそのしきい値電圧の近くにバイアスされる。

例示的な実施形態の１つまたは複数は、デジタル入力検出器を組み込む、ディスク・ベースの記憶デバイスまたは他の処理デバイスでの著しい改良をもたらす。例えば、適応型電源によりデジタル入力検出器に付与される可変供給電圧は、デジタル入力検出器の入力トランジスタのしきい値電圧の変動を追跡するように構成され得る。これは、入力信号が、予測される最小値に、またはその近傍にある論理ハイ・レベルを有し、しきい値電圧がプロセスおよび温度によって変化する場合に、デジタル入力検出器により取り出される電流の量を制限するのに役立つ。

本発明の例示的な実施形態によるディスク・ベースの記憶デバイスの斜視図を示す。 図１の記憶デバイス内の記憶ディスクの平面図を示す。 デジタル入力検出器および関連する適応型電源を備える一例としての前置増幅器を含む、図１の記憶デバイスの一部分のブロック図である。 図３の前置増幅器のデジタル入力検出器および他のインターフェース回路網を示す概略図である。 図３の前置増幅器の適応型電源の概略図である。 データ処理システムでの図１の記憶デバイスのホスト処理デバイスとの相互接続を例示する。 図１に示すタイプの複数のディスク・ベースの記憶デバイスを組み込む仮想記憶システムを示す。

本発明の実施形態を、一例としてのディスク・ベースの記憶デバイス、インターフェース回路網および関連するデジタル入力検出技法とともに、本明細書で例示する。しかしながら、本発明のこれらおよび他の実施形態は、改良型のデジタル入力検出性能が望まれる任意の処理デバイスの用途に、より一般的に適用可能であることを理解されたい。

図１は、本発明の例示的な実施形態によるディスク・ベースの記憶デバイス１００を示す。本実施形態での記憶デバイス１００は、より具体的には、記憶ディスク１１０を含むＨＤＤを備える。記憶ディスク１１０は、記憶面が、磁化状態の形でデータを記憶可能な１つまたは複数の磁性材料で被覆される。記憶ディスク１１０は、スピンドル１２０に接続される。スピンドル１２０は、記憶ディスク１１０を高速度でスピンさせるために、図で明示的には示さないスピンドル・モータにより駆動される。

データは、位置決めアーム１４０上に装着される読出し／書込みヘッド１３０によって、記憶ディスク１１０から読出され、記憶ディスク１１０に書込まれる。記憶ディスク１１０の記憶面の上方の読出し／書込みヘッドの位置は、電磁アクチュエータ１５０により制御される。本実施形態での電磁アクチュエータ１５０およびその関連するドライバ回路網は、本明細書で、より一般的に、記憶デバイス１００の「制御回路網」と呼ばれるものの一部分を構成するとみなされ得る。本実施形態でのそのような制御回路網は、組立体の反対側に配置され、したがって図１の斜視図では見えない追加の電子回路構成要素をさらに含むものとする。したがって、本明細書では、用語「制御回路網」は、例として、限定はしないが、ドライブ電子回路、信号処理電子回路、ならびに関連する処理およびメモリの回路網を包含するように、幅広く解釈されることが意図され、記憶デバイス内の記憶ディスクの記憶面に対する読出し／書込みヘッドの位置決めを制御するために利用される他の要素をさらに包含し得る。コネクタ１６０は、記憶デバイス１００をホスト・コンピュータまたは他の関係する処理デバイスに接続するために使用される。

図１は、本発明の実施形態を、単一の記憶ディスク１１０、読出し／書込みヘッド１３０、および位置決めアーム１４０のみを用いて示すが、これは、単に例示的な例としてのものであり、本発明の代替的実施形態は、これらおよび他のドライブ構成要素の複数の実例を備え得ることを理解されたい。例えば、１つのそのような代替的実施形態は、すべてが同じ速度で回転するように同じスピンドルに取り付けられる複数の記憶ディスク、ならびに、複数の読出し／書込みヘッド、および、１つもしくは複数のアクチュエータに結合される関連する位置決めアームを備え得る。

さらに、図１に例示するような記憶デバイス１００は、そのような記憶デバイスの従来の実装形態で一般に見受けられるタイプの、１つまたは複数の要素を含む、他の要素を、具体的に示したものに加えて、またはそれらの代わりに含み得る。当業者により十分に理解される、これらおよび他の従来の要素は、本明細書では詳細には説明しない。図１に示す要素の特定の配置構成は、単に例示的な例として提示されることもまた理解されたい。開示する技法は、限定はしないが、デジタル入力検出能力を提供することが望ましい、任意の記憶デバイスまたは処理デバイスの用途に、より一般的に適用可能である。したがって、当業者であれば、多種多様の他の記憶デバイスおよび処理デバイスの構成が、本発明の実施形態を実装する際に使用され得ることを認識するであろう。

図２は、記憶ディスク１１０の記憶面を、より詳細に示す。例示するように、記憶ディスク１１０の記憶面は、複数の同心トラック２１０を備える。各トラックは、後の検索のためにデータのブロックを記憶可能である複数のセクタ２２０に分割される。記憶ディスクの外側の縁部の方に位置するトラックは、記憶ディスクの中心の方に位置するものと比較する場合、より大きな周長を有する。トラックは、いくつかの環状ゾーン２３０にグループ分けされ、そこでは、ゾーンの所与の１つの中のトラックは、同じ数のセクタを有する。外側ゾーン内のトラックは、内側ゾーン内に位置するものより、多くのセクタを有する。この例では、記憶ディスク１１０は、最外ゾーン２３０−０および最内ゾーン２３０−Ｍを含む、Ｍ＋１のゾーンを備えるものとする。

記憶ディスク１１０の外側ゾーンは、内側ゾーンより高いデータ転送レートを提供する。これは、部分的には、本実施形態での記憶ディスクが、動作速度で回転するように加速された後、読出し／書込みヘッドの位置決めに関係なく、一定の角速度または半径方向速度でスピンするが、内側ゾーンのトラックは、外側ゾーンのものより、小さな周長を有するという事実による。したがって、読出し／書込みヘッドが、外側ゾーンのトラックの１つの上方に位置決めされる場合、それは、それが内側ゾーンのトラックの１つの上方に位置決めされる場合より、記憶ディスクの所与の３６０°の旋回に対して、ディスク面に沿って大きな直線距離を扱う。記憶ディスクのそれぞれの３６０°の旋回には同じ量の時間がかかるので、そのような配置構成は、角速度一定（ＣＡＶ）であるというが、ＣＡＶの動作は本発明の実施形態の必要条件ではないことを理解されたい。

データビット密度は、一般に、記憶ディスク１１０の記憶面全体にわたって一定であり、その結果、データ転送レートは、外側ゾーンでより高くなる。各外側ゾーンは、内側ゾーンより多いデータを記憶するので、読出し／書込みヘッドは、外側ゾーン内のデータにアクセスする場合は、所与の量のデータを読出すために同じように頻繁に移動される必要がない。したがって、データは、内側ゾーン内のトラックに、またはそれらからよりも高いレートで、外側ゾーン内のトラックに、またはそれらから転送され得る。

したがって、記憶ディスクの最外環状ゾーン２３０−０は、記憶ディスクの最内環状ゾーン２３０−Ｍより高い平均データ転送レートを有する。平均データ転送レートは、所与の実施形態では、最内環状ゾーンと最外環状ゾーンとの間で２倍を超えて異なる場合がある。

単に例示として提供される、一例の実施形態として、最外環状ゾーンが、約２．３ギガビット毎秒（Ｇｂ／ｓ）のデータ転送レートを有し得る一方で、最内環状ゾーンは、約１．０Ｇｂ／ｓのデータ転送レートを有する。そのような実装形態では、ＨＤＤは、より詳細には、５００ＧＢの総記憶容量および７２００ＲＰＭのスピンドル速度を有し得るとともに、データ転送レートが、上記のように、最外ゾーンに対する約２．３Ｇｂ／ｓから最内ゾーンに対する約１．０Ｇｂ／ｓまで及ぶ。

上記で説明した実施形態で言及した特定のデータ転送レートおよび他の特徴は、単に例示目的で提示されるものであり、決して限定的であると解釈されるべきではない。多種多様の他のデータ転送レートおよび記憶ディスクの構成が、他の実施形態で使用され得る。

図１の記憶デバイス１００が、改良型のデジタル入力検出器を備えるインターフェース回路網を実装するように構成される、本発明の実施形態を、図３から５までとともに下記で説明する。

図３は、図１の記憶デバイス１００の一部分を、より詳細に示す。本図では、記憶デバイス１００は、バス３０６を介して通信するプロセッサ３００、メモリ３０２およびＳＯＣ３０４を備える。記憶デバイスは、ＳＯＣ３０４と読出し／書込みヘッド１３０との間のインターフェースを提供する前置増幅器３０８をさらに備える。メモリ３０２は、ＳＯＣ３０４および記憶デバイス１００の他の構成要素に対しては外部メモリであるが、それでも、その記憶デバイスに対しては内部にある。本実施形態でのＳＯＣ３０４は、読出しチャネル回路網３１０およびディスク・コントローラ３１２を含み、記憶ディスク１１０からデータを読出す際に、および記憶ディスク１１０にデータを書込む際に、読出し／書込みヘッド１３０の動作を指図する。

プロセッサ３００、メモリ３０２、ＳＯＣ３０４および前置増幅器３０８は、「制御回路網」の、その用語が本明細書で利用される通りの、１つの可能な例を集合的に構成するとみなされ得る。制御回路網の多数の代替的配置構成が、他の実施形態で使用され得るものであり、そのような配置構成は、構成要素３００、３０２、３０４および３０８、または、これらの構成要素の１つもしくは複数の部分の部分集合のみを含み得る。例えば、ＳＯＣ３０４自体が、「制御回路網」の例とみなされ得る。

したがって、図３に示すような記憶デバイス１００の制御回路網は、読出し／書込みヘッド１３０から受信される、および読出し／書込みヘッド１３０に供給されるデータを処理するように、かつ、記憶ディスク１１０に対する読出し／書込みヘッド１３０の位置決めを制御するように全体的に構成される。

本実施形態では、ＳｏＣ３０４の決まった動作が、外部メモリ３０２に記憶されるコードを実行するプロセッサ３００により指図され得る。例えば、プロセッサ３００は、記憶デバイス１００での読出しおよび書込みの動作を行うために、メモリ３０２に記憶されるコードを実行するように構成され得る。したがって、記憶デバイス１００の制御機能の少なくとも一部分は、少なくとも部分的にソフトウェア・コードの形で実装され得る。

外部メモリ３０２は、ランダム・アクセス・メモリ（ＲＡＭ）または読出し専用メモリ（ＲＯＭ）などの電子メモリを、任意の組み合わせで備え得る。例えば、外部メモリ３０２は、少なくとも部分的にダブル・データ・レート（ＤＤＲ）シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）として実装され得る。メモリ３０２は、本明細書で、より一般的に「コンピュータ可読記憶媒体」と呼ばれるものの例である。そのような媒体は、書込み可能でもあり得る。

本実施形態でのＳＯＣ３０４は、単一の集積回路上に実装されるものとするが、その集積回路は、プロセッサ３００、メモリ３０２、バス３０６および前置増幅器３０８の一部分をさらに備え得る。あるいは、プロセッサ３００、メモリ３０２、バス３０６および前置増幅器３０８の一部分は、ＨＤＤでの使用のために設計され、本明細書で開示するようなインターフェース回路網を実装するように適切に修正される別段の従来の集積回路などの、１つまたは複数の追加の集積回路の形で少なくとも部分的に実装され得る。本発明の実施形態での使用のために修正され得るＳＯＣ集積回路の例は、本明細書とともに本発明の譲受人に譲渡され、参照により本明細書に組み込まれている、「Ｄａｔａ Ｓｔｏｒａｇｅ Ｄｒｉｖｅ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ」という名称の米国特許第７，８７２，８２５号に開示されている。

プロセッサ、メモリ、または所与の実施形態の他の記憶デバイスの構成要素を実装するために使用され得る他のタイプの集積回路には、例えば、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他の集積回路デバイスがある。

本発明の実施形態の集積回路の実装形態では、複数の集積回路ダイが、ウエハの表面上に繰り返しパターンで形成され得る。それぞれのそのようなダイは、本明細書で説明したようなデバイスを含み得るとともに、他の構造または回路を含み得る。ダイは、ウエハから切り離され、またはダイシングされ、次いで集積回路としてパッケージングされる。当業者であれば、パッケージングされた集積回路を製造するためにウエハをダイシングする方法、およびダイをパッケージングする方法を理解しているであろう。そのように製作される集積回路は、本発明の実施形態とみなされる。

本実施形態では記憶デバイス１００の一部として示すが、プロセッサ３００およびメモリ３０２は、記憶デバイスが設置されるホスト・コンピュータまたはサーバなどの関連する処理デバイス内に、少なくとも部分的に実装され得る。したがって、図３の実施形態での要素３００および３０２は、記憶デバイス１００とは別個のものであると、または、それぞれが、記憶デバイスとその関連する処理デバイスの両方とは別個の、処理もしくはメモリの回路網構成要素を含む複合要素を表すとみなされ得る。上記のように、プロセッサ３００およびメモリ３０２の少なくとも一部分は、「制御回路網」を、その用語が本明細書で幅広く定義される通りに、構成するとみなされ得る。

本実施形態でのＳＯＣ３０４は、前置増幅器３０８内のインターフェース３２０と通信するインターフェース３１４を含む。インターフェース３１４および３２０は、本明細書で、より一般的に「インターフェース回路網」と呼ばれるものの例とみなされ得る。これらのインターフェースは、例えば、ＳＯＣが、信号利得および帯域幅などの前置増幅器のパラメータをプログラムすることを、ならびに、場合によってはさらに、前置増幅器により検出されるシステム障害などの戻りの情報を受信することを、それを介して行うことができるインターフェースを含み得る。しかしながら、開示する技法は、多種多様の他のタイプのインターフェースを用いた使用に適合され得ることを理解されたい。

上記のように、ＳＯＣは、典型的には、その関連する前置増幅器により使用されるものとは異なる、１つまたは複数の電源電圧を利用する。例えば、インターフェース３１４の１つは、３．３Ｖ、２．５Ｖまたは１．８ＶのＳＯＣ電源電圧に基づくデジタル入力信号を前置増幅器に付与する場合がある。したがって、ＳＯＣ３０４から前置増幅器３０８に印加されるデジタル入力信号は、それらの信号を発生させたＳＯＣインターフェースで利用される電源電圧に応じて、異なる論理ハイ信号レベルを呈する場合がある。これらの異なる論理ハイ信号レベルに対処することに加えて、対応する前置増幅器のインターフェースは、記憶ディスク１１０上のサーボ・マークをフォーマットするために使用される工場のサーボ・ライタとインターフェースすることがさらに必要になる場合があり、そのようなサーボ・ライタは、５Ｖ電源電圧に基づく論理ハイ信号レベルを有するデジタル入力信号を前置増幅器に付与する場合がある。

本実施形態での前置増幅器３０８のインターフェース３２０は、関連する適応型電源３２４を有する少なくとも１つのデジタル入力検出器３２２を備える。前置増幅器のインターフェース３２０の所与の１つの少なくとも一部分の詳細な概略図を、図４に示す。デジタル入力検出器３２２は、図４の実施形態ではＰ型ＭＯＳ（ＰＭＯＳ）トランジスタＰ１として例示的に示す入力トランジスタを備える。適応型電源３２４は、可変供給電圧Ｖｃｏｍｐをデジタル入力検出器３２２に付与する。本実施形態でのデジタル入力検出器３２２は、１．８Ｖ、２．５Ｖ、３．３Ｖおよび５Ｖの、１つまたは複数を、前置増幅器３０８の内部で使用される３．３Ｖ論理レベルに変換する。

本実施形態で適応型電源３２４によりデジタル入力検出器３２２に付与される可変供給電圧Ｖｃｏｍｐは、前置増幅器３０８でＳＯＣ３０４から受信される予測される論理ハイ入力信号レベルの関数として決定される設定点値の付近で、入力トランジスタＰ１のしきい値電圧によって変動する。例えば、設定点値は、ＳＯＣ３０４からの最小の予測される論理ハイ入力信号レベル、および入力トランジスタＰ１のしきい値電圧の関数として決定され得る。より詳細な例として、設定点値は、最小の予測される論理ハイ入力信号レベルと、入力トランジスタＰ１のしきい値電圧との和として決定され得る。適応型電源３２４の例示的な実施形態を、図５とともに下記で説明する。

他の実施形態では、適応型電源により使用するための設定点値を、予測される論理ハイ入力信号レベルの関数として決定するために、他の技法が使用され得る。例えば、入力トランジスタＰ１が、最小の予測される論理ハイ入力信号レベルを有する入力信号に対して、しきい値電圧に、またはそのしきい値電圧の近くにバイアスされるように設定点値を選択するために、他の技法が使用され得る。さらに、他の実施形態での設定点値は、図４の実施形態で使用される最小の予測される論理ハイ入力信号レベルではなく、最小の予測される論理ロー入力信号レベルなどの、入力信号の別の予測される論理レベルの関数として決定され得る。

引き続き図４を参照すると、前置増幅器３０８のインターフェース回路網３２０は、デジタル入力検出器３２２に加えて、デジタル入力検出器の入力ノード（ｎ_０）に結合される入力オーバーストレス（ｏｖｅｒｓｔｒｅｓｓ）保護デバイス４００、デジタル入力検出器３２２のそれぞれの第１および第２の出力ノード（ｎ_１およびｎ_２）に結合される、第１および第２の入力を有するレベル変換回路網４０２、ならびに、レベル変換回路網４０２の第１の出力（ｎ_３）に結合される第１の対の直列接続インバータ４０５−１、およびレベル変換回路網４０２の第２の出力（ｎ_４）に結合される第２の対の直列接続インバータ４０５−２を備える出力段４０４をさらに備える。

入力トランジスタＰ１は、そのソースが、別のＰＭＯＳトランジスタＰ２を介して、適応型電源のＶｃｏｍｐ出力に結合され、そのドレインが、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタＮ１およびＮ２を介して、低い方の供給電位、例示的には接地電位に結合される。入力トランジスタＰ１のゲートは、デジタル入力検出器３２２の入力ノードｎ_０に結合される。入力トランジスタＰ１のドレインは、デジタル入力検出器３２２の第１の出力ノードｎ_１にさらに結合される。他の実施形態では、低い方の供給電位は、負の供給電圧、または他のタイプのＶＳＳ供給電圧として実装され得る。

Ｐ１のゲートは、ダイオードＤ１を介して、本実施形態では例示的に３．３Ｖ供給電圧であり、さらに図ではＶＰ３３と示される、高い方の供給電位にさらに結合される。ダイオードＤ１は、そのアノードがＰ１のゲートに結合され、そのカソードが高い方の供給電位ＶＰ３３に接続される。他の実施形態では、代替的供給電圧が、高い方の供給電位として使用され得る。したがって、図４に示すようなインターフェース回路網３２０は、２つの異なる電源、すなわち適応型供給Ｖｃｏｍｐおよび３．３Ｖ供給ＶＰ３３を利用する。

ＮＭＯＳトランジスタＮ１およびＮ２は、それらのそれぞれのゲートが、ＰＭＯＳトランジスタＰ１のゲートに、したがって、デジタル入力検出器３２２の入力ノードｎ_０に結合される。さらに、Ｎ１のドレインはＰ１のドレインに結合され、Ｎ２のドレインはＮ１のソースに結合され、Ｎ２のソースは低い方の供給電位に結合される。

デジタル入力検出器３２２は、本実施形態では、それぞれのドレインがＰ１のソースに結合され、それぞれのソースが適応型電源のＶｃｏｍｐ出力に結合される、ＰＭＯＳトランジスタＰ２およびＰ３を少なくとも備える、入力レベル・ヒステリシス回路網をさらに備える。Ｐ２のゲートは、そのドレインに、およびＰ１のソースにさらに結合され、Ｐ３のゲートは、デジタル入力検出器３２２の第２の出力ノードｎ_２に結合される。本実施形態での入力レベル・ヒステリシス回路網は、ＮＭＯＳトランジスタＮ３をさらに含み、そのゲートは、Ｐ１のドレインおよび出力ノードｎ_１に結合される。Ｎ３のドレインは、Ｎ２のドレインに結合され、Ｎ３のソースは、適応型電源３２４のＶｃｏｍｐ出力に結合される。

本実施形態でのトランジスタＰ２、Ｐ３およびＮ３を備える入力レベル・ヒステリシス回路網は、信号伝搬時間の劣化を伴わない、比較的大きな入力ヒステリシス・レベルを可能にするように構成される。本実施形態でのヒステリシスは、以下の様式で動作する。ノードｎ_０での入力信号が論理０レベルである場合、Ｐ３は、オンであり、Ｐ１のソースをＶｃｏｍｐに接続する。入力電圧は、ノードｎ_１が論理１から論理０にスイッチすることができる前に、Ｐ１のしきい値電圧Ｖｔを加えたＶｃｏｍｐに近づくように上昇することになる。入力が、ノードｎ_１が状態を論理１から論理０にスイッチするのに十分に正となった後、Ｐ３はターンオフされ、次に、入力電圧は、ノードｎ_１が状態を０から１に変化させることを開始することができる前に、ＶｃｏｍｐとＰ１およびＰ２のしきい値電圧との和より低くなるように低減されなければならない。したがって、付与されるヒステリシスの量は、Ｐ２のしきい値電圧を増大することにより増大され得る。

デジタル入力検出器３２２は、出力インバータをさらに含み、インバータは、その入力が、Ｐ１のドレインおよび第１の出力ノードｎ_１に結合され、その出力が、第２の出力ノードｎ_２に結合される。インバータは、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４を備える。Ｐ４およびＮ４のゲートは両方とも、第１の出力ノードｎ_１に、およびそれによって、入力トランジスタＰ１のドレインに結合される。Ｐ４のソースは、適応型電源３２４のＶｃｏｍｐ出力に結合される。Ｐ４のドレインおよびＮ４のドレインは両方とも、第２の出力ノードｎ_２に結合される。Ｎ４のソースは、低い方の供給電位、例示的には接地電位に結合される。トランジスタＰ４およびＮ４を備えるインバータは、所望のヒステリシスを実装するように、Ｐ３を駆動するために使用される論理反転をもたらす。インバータはさらに、レベル変換回路網４０２の１つの入力を駆動する。

レベル変換回路網４０２は、ＰＭＯＳトランジスタＰ５およびＰ６ならびにＮＭＯＳトランジスタＮ５およびＮ６を備える。上記のように、レベル変換回路網の第１および第２の入力は、デジタル入力検出器３２２のそれぞれの出力ノードｎ_１およびｎ_２に結合される。より具体的には、ノードｎ_１はＮ６のゲートに結合され、ノードｎ_２はＮ５のゲートに結合される。Ｐ５およびＰ６のゲートは、それぞれ、Ｐ６およびＰ５のドレインと交差結合され、それぞれ、Ｎ６およびＮ５のドレインとさらに結合される。Ｐ５とＰ６の両方のソースは、高い方の供給電位、例示的には３．３Ｖ供給に結合され、Ｎ５およびＮ６のソースは両方、接地電位に結合される。レベル変換回路網４０２の出力は、ノードｎ_３およびｎ_４で付与される。トランジスタＰ５、Ｐ６、Ｎ５およびＮ６を備えるレベル変換回路網は、出力段４０４の対の直列接続インバータ４０５、および前置増幅器３０８の他の内部論理による使用のために、ノードｎ_１およびｎ_２上のＶｃｏｍｐ−接地間の信号振幅を、ノードｎ_３およびｎ_４でのＶＰ３３−接地間の信号振幅に変換するように構成される。

出力段４０４のインバータ４０５は、前置増幅器３０８の内部信号線を駆動するために、インターフェース回路網３２０の出力ドライブを形設するために使用される。出力段４０４は、インターフェース回路網３２０の入力ＩＮに印加される入力信号を検出することにより発生される、それぞれＤ＿ｉｎおよびｎＤ＿ｉｎと示される、肯定型（ｕｎｃｏｍｐｌｅｍｅｎｔｅｄ）および否定型（ｃｏｍｐｌｅｍｅｎｔｅｄ）の出力を付与する。

インターフェース回路網入力ＩＮとデジタル入力検出器３２２の入力ノードｎ_０との間に結合される入力オーバーストレス保護デバイス４００は、単一のＮＭＯＳトランジスタＮ７を備える。入力オーバーストレス保護トランジスタＮ７は、サーボ・ライタにより供給され得るもののような、５Ｖ論理レベルにより、インターフェース回路網が駆動される場合に、トランジスタＰ１、Ｎ１およびＮ２がオーバーストレスを回避するように、ダイオードＤ１と連動して、入力ノードｎ_０での最大の正の電圧を安全なゲート−ソース間電圧Ｖｇｓにクランプする。入力レベルが０から３．３Ｖまでのレベルに制限されるならば、入力オーバーストレス保護トランジスタＮ７は、本実施形態では削除され得る。

次に図５を参照すると、適応型電源３２４の一実施形態は、非反転入力（＋）、反転入力（−）、およびＶｃｏｍｐ供給電圧をデジタル入力検出器３２２に付与する出力を有する演算増幅器５００を備える。非反転入力は、基準電圧源Ｖｒｅｆに結合され、反転入力は、フィードバック（ＦＢ）経路５０２に結合される。適応型電源３２４は、デジタル入力検出器３２２の入力トランジスタＰ１のものと実質的に整合される、プロセスおよび温度などの、１つまたは複数の環境要因に対する、１つまたは複数のパラメータ変動特性を有する適応型電源トランジスタＰ１’をさらに備える。トランジスタＰ１’は、ソースが演算増幅器５００の出力に結合され、そのゲートおよびドレインは相互に結合される。本実施形態では、プロセスまたは温度の変化によるＰ１のしきい値電圧の変動が、Ｐ１’のしきい値電圧の対応する変動により追跡され、それによって、適応型供給電圧Ｖｃｏｍｐに反映される。

適応型電源３２４は、Ｐ１’のドレインと、上記のように本実施形態では接地電位である低い方の供給電位との間で分圧回路を形成するために直列に接続される、１対の抵抗器Ｒ０およびＲ１をさらに備える。本実施形態でのＲ０およびＲ１に対する一例としての値は、それぞれ、４８ｋΩおよび１９２ｋΩであるが、これらの値は、当然ながら、上記のように、ＳＯＣ３０４から受信されることになる予測される論理ハイ入力信号レベルの関数として決定され得る、適応型電源３２４に対する所望の設定点値に応じて変動することになる。演算増幅器５００の反転入力に戻るフィードバック経路５０２は、第１の抵抗器Ｒ０と第２の抵抗器Ｒ１との間の分圧回路のタップに結合される。

本実施形態では、適応型電源３２４により付与される適応型供給電圧Ｖｃｏｍｐは、最小の予測される論理ハイ入力信号レベルにより駆動される場合に、入力トランジスタＰ１が、そのしきい値電圧の近傍にバイアスされるように設定される。これは、最小の予測される論理ハイ入力信号レベルと、Ｐ１のしきい値電圧との和により与えられる、Ｖｃｏｍｐに対する設定点を確定することにより実装され得る。そのような実施形態では、設定点は、代替的に、最小の予測される論理ハイ入力信号レベル、およびＰ１のゲート−ソース間電圧降下Ｖｇｓの関数として表され得る。

したがって、供給電圧Ｖｃｏｍｐは、入力信号レベルが最小の予測される論理ハイ値である場合に、デジタル入力検出器３２２の入力トランジスタＰ１が、そのしきい値電圧の近くにバイアスされたままであるように、プロセスおよび温度によるＰＭＯＳしきい値電圧の対応する変動を相殺するように変動する。例えば、ＰＭＯＳしきい値電圧は、約２ｍＶ／℃のレートで、上昇する接合温度によって大きさが減少する場合がある。この変動が供給電圧Ｖｃｏｍｐにより相殺されないならば、ＰＭＯＳデバイスＰ１を通って流れる電流は、入力がＳＯＣからの最小の予測される論理ハイ・レベルにより駆動される場合に、温度によって増大することになり、これによって、デジタル入力検出器３２２を通って流れる容認不可能に大きな供給電流が発生する可能性がある。プロセスおよび温度に対する全体の変動は、本実施形態では０．２から０．５Ｖほどになり得る。

例として、一実施形態において、１．８Ｖの既知のＳＯＣ供給電圧、および、ＳＯＣと前置増幅器との間の予測される接地電位差に基づいて、最小の予測される論理ハイ入力信号レベルが１．５２Ｖであるとする。論理ハイ入力信号レベルが１．５２Ｖより高い場合、Ｐ１は、Ｐ１を通る供給電流がそれに応じて低減される状態で、そのオフ領域にさらに押しやられる。本実施形態での分圧器の抵抗器Ｒ０とＲ１との比は、Ｖｃｏｍｐが、バンドギャップ基準源からの１．２ＶのＶｒｅｆ値を使用して、１つのＰＭＯＳのＶｇｓを加えた、ＳＯＣからの１．５２Ｖの最小の予測される論理ハイ・レベルにより与えられるように設定される。

この特定の実施形態では、論理ハイ入力信号レベルが１．５２Ｖの予測される最小値である場合に、デジタル入力検出器３２２によるＶｃｏｍｐ供給からの最大の電流の取り出しは、わずかに約５マイクロアンペアである。

この低い最大の電流の取り出しは、さらに、従来のインターフェース回路網配置構成に対して、ダイ面積、ならびに、入力検出器およびその関連する電源からの総電力損失を低減しながら実現される。

図４および５のインターフェース回路網３２０での、ＭＯＳトランジスタ・デバイスＰ１〜Ｐ６、Ｐ１’およびＮ１〜Ｎ７に対する一例としてのデバイスのサイズが、以下の表で与えられるが、他の実施形態では他のデバイスのサイズが使用され得る。デバイスのサイズは、幅および長さに関してマイクロメートル（μｍ）単位で与えられる。

図４および５で示した特定のインターフェース回路網配置構成は、単に例として提示されるものであり、本発明の他の実施形態は、１つまたは複数のデジタル入力検出器、および関連する適応型電源を実装するために、他のタイプの回路網を利用する場合があることを理解されたい。複数のデジタル入力検出器は、同じ適応型電源により電力が供給され得ることに留意されたい。

例えば、本発明の別の実施形態では、図４および５でのＰＭＯＳデバイスのすべてがＮＭＯＳデバイスに、およびその逆に変更され得る。そのような実施形態は、図４および５の実施形態でのような、接地電位と正の供給電位との間で変動する論理状態ではなく、負の供給電位と接地電位との間で変動する論理状態を有する。トランジスタの型をＰからＮに、およびその逆に変更することに加えて、さらに、正の供給ＶＰ３３を負の供給ＶＮ３３に変更し、それによって、接地電位より３．３Ｖ低い供給電圧を付与し、ダイオードＤ１に対するカソードおよびアノードの接続を逆にし、Ｖｒｅｆの符号を正から負に変更することになる。そのような配置構成では、適応型供給電圧Ｖｃｏｍｐに対する設定点値は、最小の予測される論理ロー入力信号レベル、および入力トランジスタのしきい値電圧の関数として決定され得るものであり、この場合の最小の予測される論理ローは、最も小さな負の論理ローを示す。回路網の他の多数の構成が、他の実施形態でのデジタル入力検出器およびその関連する適応型電源を実装するために使用され得る。

上述のように、記憶デバイスの構成は、他の実施形態では変動し得る。例えば、記憶デバイスは、１つまたは複数の記憶ディスクに加えてフラッシュメモリを含むハイブリッドＨＤＤを備える場合がある。さらに、本明細書で説明したようなインターフェース回路網は、記憶デバイスでの使用に限定されず、他のタイプの処理デバイスで、より一般的に実装され得る。

さらに、特定の記憶ディスクの構成および記録機構は、本発明の他の実施形態で変動し得ることを理解されたい。例えば、シングル磁気記録（ｓｈｉｎｇｌｅｄ ｍａｇｎｅｔｉｃ ｒｅｃｏｒｄｉｎｇ）（ＳＭＲ）およびビット・パターンド・メディア（ｂｉｔ−ｐａｔｔｅｒｎｅｄ ｍｅｄｉａ）（ＢＰＭ）などの記録技法が、本発明の１つまたは複数の実施形態で使用され得る。

図６は、コンピュータ、サーバ、通信デバイス等であり得るホスト処理デバイス６０２に結合される、ディスク・ベースの記憶デバイス１００を備える処理システム６００を例示する。本図では別個の要素として示すが、記憶デバイス１００は、ホスト処理デバイスに組み込まれる場合がある。記憶デバイス１００を対象とする読出しコマンドおよび書込みコマンドなどの命令が、図３とともに前に説明したものと同様のプロセッサおよびメモリの要素を備え得る処理デバイス６０２から発生する場合がある。

複数のディスク・ベースの記憶デバイス１００が、図７に例示するように、仮想記憶システム７００に組み込まれる場合がある。記憶仮想化システムとも呼ばれる仮想記憶システム７００は、例示的に、ＲＡＩＤシステム７０４に結合される仮想記憶コントローラ７０２を備える、ただし、ＲＡＩＤは、独立ディスクの冗長アレイを示す。ＲＡＩＤシステムは、より具体的には、１００−１、１００−２、…１００−Ｎと示されるＮ個の異なる記憶デバイスを備え、それらの１つまたは複数は、本明細書で開示したような、少なくとも１つのデジタル入力検出器および関連する適応型電源を備えるインターフェース回路網を含むように構成されるものとする。

本明細書で開示したタイプのＨＤＤまたは他のディスク・ベースの記憶デバイスを備える、これらおよび他の仮想記憶システムは、本発明の実施形態とみなされる。図６でのホスト処理デバイス６０２もまた、仮想記憶システムの要素であり得るとともに、仮想記憶コントローラ７０２を組み込む場合がある。

本発明の上記の実施形態は、単に例示的であることが意図されることを再度強調しておきたい。例えば、他の実施形態は、説明した機能を実装するために、異なるタイプおよび配置構成の、記憶ディスク、読出し／書込みヘッド、制御回路網、インターフェース回路網、および他の記憶デバイスの要素を使用することができる。さらに、本明細書で開示したような入力検出器および関連する適応型電源は、種々の他のタイプの処理デバイスで実装され得る。さらに、設定点値が入力信号の予測される論理レベルの関数として決定される様式などの、デジタル入力検出器および関連する適応型電源が構成される特定の様式は、他の実施形態では変動する場合がある。以下の特許請求の範囲の範囲内のこれらおよび他の多数の代替的実施形態が、当業者には明らかであろう。

Claims (10)

1. 入力トランジスタを備えるデジタル入力検出器と、
   出力が可変供給電圧を前記デジタル入力検出器に付与する適応型電源と
   を備え、
   前記適応型電源により前記デジタル入力検出器に付与される前記可変供給電圧が、前記入力トランジスタのしきい値電圧によって変動する装置。
2. 前記適応型電源により前記デジタル入力検出器に付与される前記可変供給電圧が、入力信号の予測される論理レベルの関数として決定される設定点値の付近で、前記入力トランジスタの前記しきい値電圧によって変動する、請求項１に記載の装置。
3. 前記設定点値が、最小の予測される論理ハイ入力信号レベル、および前記入力トランジスタの前記しきい値電圧の関数として決定される、請求項２に記載の装置。
4. 前記設定点値が、前記最小の予測される論理ハイ入力信号レベルと、前記入力トランジスタの前記しきい値電圧との和として決定される、請求項３に記載の装置。
5. 前記入力トランジスタが、前記予測される論理レベルを有する入力信号に対して、前記しきい値電圧に、または前記しきい値電圧の近くにバイアスされるように、前記設定点値が選択される、請求項２に記載の装置。
6. 前記入力トランジスタが、ソースが前記適応型電源の前記出力に結合され、ドレインが低い方の供給電位に結合され、ゲートが前記デジタル入力検出器の入力ノードに結合される第１のＰＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタの前記ドレインが、前記デジタル入力検出器の第１の出力ノードにさらに結合される、請求項１に記載の装置。
7. 前記デジタル入力検出器が、それぞれのドレインが前記第１のＰＭＯＳトランジスタの前記ソースに結合され、それぞれのソースが前記適応型電源の前記出力に結合される、第２および第３のＰＭＯＳトランジスタを少なくとも備える、入力レベル・ヒステリシス回路網をさらに備え、前記第２のＰＭＯＳトランジスタのゲートが、前記第１のＰＭＯＳトランジスタの前記ソースにさらに結合され、前記第３のＰＭＯＳトランジスタのゲートが、前記デジタル入力検出器の第２の出力ノードに結合される、請求項６に記載の装置。
8. 前記デジタル入力検出器が、それぞれのゲートが前記第１のＰＭＯＳトランジスタの前記ゲートに結合される、第１および第２のＮＭＯＳトランジスタをさらに備え、前記第１のＮＭＯＳトランジスタのドレインが、前記第１のＰＭＯＳトランジスタの前記ドレインに結合され、前記第２のＮＭＯＳトランジスタのドレインが、前記第１のＮＭＯＳトランジスタのソースに結合され、前記第２のＮＭＯＳトランジスタのソースが、前記低い方の供給電位に結合される、請求項６に記載の装置。
9. 前記適応型電源が、
   第１の入力および第２の入力および出力を有し、前記第１の入力が基準電圧源に結合され、前記出力が前記可変供給電圧を前記デジタル入力検出器に付与する、演算増幅器と、
   前記デジタル入力検出器の前記入力トランジスタの１つまたは複数の対応するパラメータ変動特性と実質的に整合される、１つまたは複数のパラメータ変動特性を有し、ソースが前記演算増幅器の前記出力に結合され、ゲートおよびドレインが相互に結合される、適応型電源トランジスタと、
   直列に接続される第１および第２の抵抗要素を備え、前記第１および第２の抵抗要素の前記直列接続の第１の端部が、前記適応型電源トランジスタの前記ゲートおよびドレインに結合され、前記第１および第２の抵抗要素の前記直列接続の第２の端部が、低い方の供給電位に結合され、前記第１および第２の抵抗要素の間のタップが、フィードバック線を介して前記演算増幅器の前記第２の入力に結合される、分圧回路と
   を備える、請求項１に記載の装置。
10. 入力トランジスタを備えるデジタル入力検出器を用意するステップと、
    可変供給電圧を前記デジタル入力検出器に用意するステップと
    を含み、
    前記デジタル入力検出器に付与される前記可変供給電圧が、前記入力トランジスタのしきい値電圧によって変動する方法。

Images