JPH03266109A

JPH03266109A - カウンタ出力転送方式

Info

Publication number: JPH03266109A
Application number: JP2066272A
Authority: JP
Inventors: Kenji Hoshi; 星　健二; Kiyoshi Sudo; 清須藤; Yasutomo Sakurai; 康智桜井; Koichi Odawara; 小田原　孝一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-16
Filing date: 1990-03-16
Publication date: 1991-11-27
Anticipated expiration: 2011-01-29
Also published as: JPH087644B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第７図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図〜第６図）発明の効果〔概要〕カウンタの出力を、このカウンタのクロックと非同期の
クロックで動作されるプロセッサに伝達するためのカウ
ンタ出力転送方式に関し、カウンタの出力が不定の期間
はその出力を伝達することがないよう抑止することを目
的とし、カウンタと、二〇カウンタと非同期のクロック
で動作するプロセッサとの間のデータ転送方式において
、プロセッサのクロックと同期して動作される同期化バ
ッファを設けてカウンタの出力をセットするとともに、
前記カウンタの出力データを変更したとき、このカウン
タの出力が不定の間、前記同期化バッファへの印加クロ
ックの伝達を抑止することにより同期化バッファにセッ
トされるカウンタの出力データを安定なものとするよう
構成する。

〔産業上の利用分野〕

本発明はカウンタ出力転送方式に係り、特に非同期で動
作するカウンタとＣＰＵとの間のデータ転送方式に関す
る。

〔従来の技術〕

データ処理装置では種々のカウンタ回路が使用されてい
る。これらのカウンタ回路の中には、例えばＴ　ＯＤ　
（Ｔｉｍｅ　Ｏｆ　Ｄａｙ）のように、ＣＰＵの命令に
よりその値を正確に読み出す必要があるものが多い。

ところで、データ処理装置の構成によっては、これらの
カウンタの動作クロックと異なるクロックで動作してい
るプロセッサから、これらのカウンタ値を読まなければ
ならない場合があるが、このような場合でも正確なカウ
ンタ値を読む必要がある。

例えば第７図（Ａ）に示す如く、カウンタ７０（００〜
３１の３２ビツト・カウンタ）の出力をプロセッサのデ
ータバス７１に出力するとき、カウンタ７０を、第７図
（Ｂ）に示すカウンタ・クロックＣＬＫＩＯ１ＣＬＫ１
１−でカウンタのセットあるいはカウント・アップを行
い、前記カウンタ・クロックＣＬＫＩＯ１ＣＬＫＩＩ−
と非同期のプロセッサ・クロックＩＣＬＫＩＯ１ＩＣＬ
Ｋ１１、ＩＣＬＫ１２、ＩＣＬＫ１３−により前記カウ
ンタの出力を図示省略したプロセッサのレジスタにセッ
トすることがある。

この場合、カウンタ７０は、前記の如く、カウンタ・ク
ロックＣＬＫＩＯ１ＣＬＫＩＩによりカウンタのセット
が行われたりカウント・アップが行われる。通常は、こ
れらのカウンタ・クロックＣＬＫＩＯ１ＣＬＫＩＩの立
下りで、そのセットやカウント・アップが行われる。

〔発明が解決しようとする課題〕

ところで、カウンタのセット又はカウント・アップの直
後は、値が安定になるまで一定の時間が係り、その一定
時間内の値は不定である。即ち、第７図（Ｂ）に示す如
き、カウンタのデータは一定時間ｔｏの間の値は不定で
ある。したがってこのとき、図示省略したプロセッサ等
からプロセッサ・クロックＩｃＬＫＩＯ〜ＩＣＬＫ１３
により、プロセッサのレジスタにセットするとき、カウ
ンタのデータが不定のｔｏの期間は、プロセッサ・クロ
ックに対するカウンタのデータのセット・アップもしく
はホールドが満足にできない場合があり、その場合は第
７（Ｂ）に示す如く、不定データがセットされてしまう
。

したがって、本発明の目的は、このような場合、不定デ
ータがプロセッサのレジスタにセットされないようにし
たカウンタ出力転送方式を提供することである。

〔課題を解決するための手段］前記目的を達成するため、本発明では、第１図（Ａ）に
示す如く、カウンタ１の出力を、転送先のクロックと同
期するクロックで制御される同期化バッファ２に一度セ
ットし、これをバス３に出力してＣＰｔＪに転送する。

このとき、第１図（Ｂ）のカウンタ・データ（Ｄｏ＝０
２）に示す不定期間における同期化バッファ２へのクロ
ックＩ　ＣＬＫを、後述する手法により抑止する。

〔作用〕

したがって、例えば第１図（Ｂ）の■に示す如く、カウ
ンタ更新タイミング信号ＣＬＩＴＯＤにより、同■に示
す如く、カウンタが更新して斜線で示す不定期間の間、
同■に示す同期化バッファ２へのクロックＩ　ＣＬＫは
、同■に示す如く抑止される。

このため同期化バッファ２にセットされるカウンタのデ
ータＤＯＳＤＩ、Ｄｌはいずれも安定時間のものがセッ
トされる正確なものであり、第１図（Ｂ）■で示す、プ
ロセッサ・クロックによりプロセッサ・レジスタにセッ
トされるデータは、同■で示す如く、いずれも正確なも
のとなる。

〔実施例〕

本発明の一実施例構成を、第２図〜第６図にもとづき、
地図を参照しながら説明する。

第２図は本発明の一実施例構成図、第３図はカウンタ１
をカウント・アップする更新タイミング信号（ＣＵＴＯ
Ｄ）発生回路、第４図はカウンタのデータが不定期間の
ときバッファ２に印加されるクロック（ＩＣＬＫ）を抑
制する抑制信号（ＢＵＦＳＰ）発生回路、第５図は更新
タイミング信号印加時の抑制信号発生状態説明図、第６
図はカウンタ・セット時の抑制信号発生状態説明図であ
る。

第２図において、第１図と同一部分は同記号を付し、ｌ
はカウンタ、２は同期化バッファ、３はバス、４は第１
ＣＰＵ、５は第２ＣＰＵ、６はインバータ、７はアンド
回路、８−１〜８−８はドライバである。また、第３図
において、１１．１２．１３はそれぞれフリップ・フロ
ップ（以下ＦＦという）、１４はアンド回路であり、第
４図において、１５．１６．１７はＦＦ、１８．１９は
オア回路である。

カウンタ１は、４ビットカウンタ１−１〜１Ｂを直列接
続することにより３２ビツトの力うンタを構成するもの
であり、第１　ＣＰＵ４と同じクロック５ＣＬＫに同期
して動作され、また更新タイミング信号ＣＵＴＯＤが入
力される毎に、カウント・アップする。そしてラインＬ
を経由してカウンタセット信号ＣＮＴＳＥＴが例えば「
１」」になったとき、第１　ＣＰＵ４より出力される初
期値ＤＡ、ＤＩ、ＤＣ，ＤＤ、Ｄｉ、Ｄｖ、Ｄｃ、Ｄｗ
がそれぞれのカウンタ１−１〜１−８に初期値セットさ
れり、−Ｄ、のデータが初期値として出力されることに
なる。

同期化バッファ２は、前記クロック５ＣＬＫとは同期し
ないクロックＩ　ＣＬＫに同期して動作するものであり
、前記カウンタ１の出力をクロックＩＣＬに同期して保
持するものである。同期化バッファ２はバッファ２−Ｌ
　２−２．２−３．２−４により構成されている。バッ
ファ２−１は４ビットカウンタ１−１．１−２の８ビツ
ト出力をセットするよう動作し、バッファ２−２は４ビ
ットカウンタ１−３．１−４の８ビツト出力をセットす
るよう動作し、バッファ２−３は４ビットカウンタ１−
５．１−６の８ビツト出力をセットするように動作し、
バッファ２−４は４ビットカウンタ１−７．１−８の８
ビツト出力をセットするように動作する。そしてバッフ
ァ２は、アンド回路７から出力されるクロックＩ　ＣＬ
Ｋの立下りで、カウンタ１からの出力をセットする。

バス３は同期化バッファ２より出力される３２ビツトを
第２ＣＰＵ５に伝送するものであり、第２図に示す如く
、４ビット幅の８本のラインを具備している。

第１　ＣＰＵ４は、クロック５ＣＬＫに同期して動作す
るものであり、カウンタ１への初期セット用のデータＤ
ａ　、Ｄｍ　、Ｄｃ　、Ｄゎ、ＤＥ、ＤＦ、ＣＧ、Ｄ、
を出力したり、これをカウンタ１にセットすることを指
示するカウンタセット信号ＣＮＴＳＥＴを出力するもの
である。

第２ＣＰＵ５は同期化バッファ２をリード・ライトして
データ処理を行うプロセッサであり、クロックｌ　ＣＬ
Ｋに同期して動作するものである。

なお、第２図では、第２ＣＰｔＪ５はバッファ２をリー
ドのみを行う場合について説明される。

インバータ６は抑制信号ＢＵＦＳＰ　ｒｌ」が印加され
るとき「０」を出力してアンド回路７をオフにし、バッ
ファ２にクロックＩ　ＣＬＫを印加しないように動作す
るものである。

ドライバ８−１〜８−８は４ビットカウンタ１−１〜１
−８の出力を第１ＣＰＵＡ側に送出して、カウンタｌの
出力状態を第１ＣＰＵ４が読み取り、これをチエツクで
きるようにするものであり、例えばカウンタ１に第１　
ＣＰＵ４の出力データＤ＾〜ＤＨを初期セットしたとき
、その初期セットが正確に行われたか否かをチエツクす
るものである。

次に本発明の動作を、カウントアツプの場合及びカウン
タ初期設定の場合についてそれぞれ説明する。

（１）カウンタのカウントアツプの場合、カウントアツ
プに際して、第３図に示すＦＦｌ１にカウントアツプ指
示信号ＴＯＤＣＫが伝達される。このカウントアツプ指
示信号ＴＯＤＣＫは、第５図に示す如く、クロック５Ｃ
ＬＫとは非同期である。このときカウンタ１はｎを出力
しているものとする。各ＦＦＩＩ〜１３には、クロック
５ＣＬＫが印加されているので、第５図に示す状態でＦ
Ｆ１５〜１７の出力ＴＤＣＫＤＸＴＤＣＫＥ、ＴＤＣＫ
Ｆが生じ、これによりアンド回路１４から、第５図に示
すタイミングで更新タイミング信号ＣＵＴＯＤが出力さ
れ、これが第２図に示す４ビットカウンタ１−８に入力
され、かくしてカウンタ１がｎからｎ＋１にカウントア
ツプ動作する。

ところで前記カウントアツプ指示信号ＴＯＤＣＫは、第
４図に示す如く、オア回路１８にも人力され、ＦＦ１５
に伝達される。ここでＦＦ１５〜１７は、クロックＩＣ
ＬＫにより動作されているので、ＦＦ１５〜１７は、第
５図のＢＵＦ　１〜ＢＵＦ３で示す出力を生じ、これに
よりオア回路１９より抑制信号ＢＵＦＳＰが出力される
。

この抑制信号ＢＵＦＳＰが、第２図に示すインバータ６
に印加されて抑制信号ＢＵＦＳＰが「１」の期間、アン
ド回路７よりクロックＩ　ＣＬＫの送出が抑制されるの
で、第５図に示す、カウンタがｎからｎ＋１をカウント
した直後の不定期間の間クロックＩＣＬＫは同期化バッ
ファ２に印加されない。そしてこのカウンタｌの出力が
安定したあとでクロックｌ　ＣＬＫが同期化バッファ２
に印加され、カウンタ１のカウント値ｎ＋１をセットす
る。

（２）カウンタを初期設定する場合、カウンタ１の初期設定に際し、第１　ＣＰＵ４は初期設
定値Ｍ（３２ビツト）をカウンタ１に送出し、カウンタ
セット信号ＣＮＴＳＥＴ　ｒＩ　Ｊを、第６図に示す如
く、出力する。これにより、第６図に示す如く、カウン
タｌはそれまでの出力値ｎからＭに初期セットされる。

ところで、このカウンタセット信号ＣＮＴＳＥＴは、第
４図に示す如く、オア回路１８にも人力され、ＦＦ１５
に伝達される。ここでＦＦ１５〜１７は、クロックＩＣ
ＬＫにより動作されるので、ＦＦ１５〜１７は第５図の
ＢＵＦ　１〜ＢＵＦａで示す出力を生じ、これによりオ
ア回路１９より抑制信号ＢＵＦＳＰが出力される。

この抑制信号ＢＵＦＳＰが、第２図に示すインバータ６
に印加されて、抑制信号ＢＵＦＳＰが「１」の期間、ア
ンド回路７よりクロッ、りＩＣＬＫの送出が抑制される
ので、第６図に示すカウンタがｎからＭに初期設定され
た直後の不定初期の間クロックＩ　ＣＬＫは同期化バッ
ファ２に印加されない。そして二〇カウンタ１の初期設
定状態が安定したあとでクロックＩ　ＣＬＫが同期化バ
ッファ２に印加され、カウンタ１の初期設定値Ｍをセッ
トする。

なお、前記説明は３２ビツトカウンタの例および、ＦＦ
が３段の例について説明したが、本発明は勿論これらに
限定されるものではない。

〔発明の効果〕

本発明によれば、非同期で動作するカウンタ１と第２Ｃ
ＰＵ５との間のデータ転送を、バッファを経由して行う
とともに、これに印加するクロ・ツクをカウンタ１の出
力が不安定な期間抑制することにより第２ＣＰＵに伝達
されるデータを正確なものとすることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例構成図、第３図は更新タイミング信号発生回路、第４図は抑制信
号発生回路、第５図は更新タイミング信号印加時の抑制信号発生状態
説明図、第６図はカウンタセット時の抑制信号発生状態説明図、第７図は従来例説明図を示す。 ■−カウンタ２−同期化バッファ３−バス４−第１　ＣＰＵ５−第２ＣＰＵ６−　インバータ７−アンド回路８−１〜８−８−　　ドライバ

Claims

【特許請求の範囲】カウンタ（１）と、このカウンタ（１）と非同期のクロ
ックで動作するプロセッサとの間のデータ転送方式にお
いて、プロセッサのクロックと同期して動作される同期化バッ
ファ（２）を設けてカウンタ（１）の出力をセットする
とともに、前記カウンタ（１）の出力データを変更したとき、この
カウンタ（１）の出力が不定の間、前記同期化バッファ
（２）への印加クロックの伝達を抑止することにより同
期化バッファ（２）にセットされるカウンタ（１）の出
力データを安定なものとしたことを特徴とするカウンタ出力転送方式。