JP2003015885A - 割り込み制御手段 - Google Patents

Abstract

(57)【要約】 【課題】 新規に割り込み要求を発生するモジュールを
追加、あるいは割り込みコントローラ（ＭＰＵ）を変え
た時でも対応可能な拡張性の高い割り込み制御回路を提
供することを目的とする。 【解決手段】 同一レベルの複数の割り込み要因からな
る割り込み信号において、多重割り込みが発生した場合、
設定可能な所定時間割り込み信号をディセーブル状態に
した後イネーブル状態とすることでエッジを発生させる
よう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サを含むシステムの割り込み制御手段に関し、特にエッ
ジ割り込み制御回路での複数の割り込み要因を１本の割
り込み信号線で制御する割り込み制御手段に関するもの
である。

【０００２】

【従来の技術】割り込み制御とはマイクロプロセッサが
実行中のプログラムを中断して入力された割り込み信号
によって当該の要因に緊急の処理を行うためのものであ
る。割り込みのトリガは、割り込み信号のエッジ（変化
点）によるものと、レベル（論理レベル）によるものの
２種類があるが、一般的にはエッジトリガが多く使用さ
れる。なお以後説明を簡略化するためにエッジトリガの
場合、立ち下がりエッジで割り込みが発生するものとし
て説明するが、本発明はそれに限定されるものではな
い。

【０００３】ところでマイクロプロセッサの割り込みは
その資産が限られているため、資産以上の割り込み要因
がある場合、複数の割り込み要因を同一割り込み信号に
集約することで対応している。具体的には各々の割り込
み要因に対する割り込み要求信号が割り込みコントロー
ラに入力される以前にＡＮＤゲートの入力信号として接
続されている。そしてその出力信号が割り込み信号とし
て、割り込みコントローラに入力されている。

【０００４】割り込みが発生していない時は割り込み信
号は「Ｈ」レベルである。割り込みが発生すると、その
信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に
当該の割り込み要求フラグがセットされる。そのエッジ
変化（立ち下がり）を認識すると、割り込み処理が開始
される。そしてどの割り込みが発生したかは各割り込み
要因の要求フラグを順にポーリングしていくことにより
確認している。

【０００５】然る後該当する割り込み処理が実行され、
処理が終了すると各々の割り込み要因ごとに準備されて
いる終了処理信号（「Ｈ」パルスが出力されるとして以
下記してある。）を出力し、その要求フラグを解除す
る。要求フラグが解除されると共に割り込み信号線は
「Ｌ」から「Ｈ」に変化し割り込み処理が終了する。そ
して次の割り込み要因が発生するまで待機状態となる。

【０００６】ところで上記構成において同一割り込み信
号に集約している複数の割り込み要因が多重で発生した
場合、最初の割り込み要因に対する処理が終了しその要
求フラグが解除されるまでの間、割り込み信号は「Ｌ」
レベルとなっている。しかる状態で（最初の割り込みが
終了していない状態）別の割り込み要因が発生すると、
ＡＮＤゲートで集約している構成から割り込み信号は
「Ｌ」となっているので、次の割り込み要因に対するエ
ッジ変化は消滅してしまい、割り込みコントローラが認
識することができない。

【０００７】この問題に対応する手段の１つとして、１
つの割り込み処理が終了すると必ず同一割り込み信号に
集約されている割り込み要因の割り込み要求フラグを順
にポーリングしてゆき、要求があればその処理を行い、
なければ割り込み処理を終了する手段が一般的である
が、以後に示すようにハード的に多重割り込みが発生し
た場合、２番目以降に発生した割り込み要因に対するエ
ッジ変化を作りだす方法もしばしば用いられている。

【０００８】それは各々の要因に対する割り込み処理終
了信号と割り込み要求信号とを用いて割り込み処理中に
生じた次の割り込み要求に対するエッジを出力するもの
である。

【０００９】図４は多重割り込みが発生した場合に次の
割り込み要求に対するエッジを出力する回路の一例を表
わす回路図であり、図５は図４の回路を用いた場合のタ
イムチャートである。図４の回路は割り込み要求信号数
と同数のラッチ回路４００とゲート素子から構成されて
おり、割り込み要求が発生すると割り込み要求信号が
「Ｈ」から「Ｌ」へと変化するので、ＮＯＴゲート４１０
を介して立ち上がりエッジが発生し、ラッチ回路４００
により当該の割り込み要求フラグが「Ｈ」にセットされ
る。

【００１０】一方でそれぞれの割り込み要求に対応した
割り込み処理終了信号がラッチ回路４００のクリア端子
に入力されているので、割り込み処理が終了し、割り込
み処理終了（クリア）レジスタをライトすると、各々の
要求フラグが解除される構成となっている。

【００１１】一方で割り込み信号は、前記各々の要因に
対する割り込み要求信号を入力とするＡＮＤゲート４２
０と割り込み処理終了信号を入力とするＯＲゲート４３
０の出力を入力とするＯＲゲート４４０の出力信号とな
るように構成されており、割り込み要求がない場合ＡＮ
Ｄゲート４２０の出力は「Ｈ」、ＯＲゲート４３０の出
力は「Ｌ」となり、割り込み信号は「Ｈ」レベルである
（図５のI）。割り込み要求ｎが発生すると割り込み要
求信号ｎが「Ｌ」となるためＡＮＤゲート４２０の出力
が「Ｌ」となり、割り込み信号は「Ｌ」となり、立ち下
がりエッジが発生して、割り込み処理が開始される（図
５のII）。割り込み処理途中に次の割り込みが発生した
場合（図５のIII）、割り込み信号のレベルは変わらな
いが、最初の割り込み処理が終了し割り込み終了信号ｎ
を出力すると（図５のIV）、その間ＯＲゲート４３０の
出力が「Ｈ」となるので、割り込み信号線は「Ｈ」のデ
ィセーブル状態となり、割り込み処理終了信号の出力が
終了すると、ＯＲゲート４３０の出力が「Ｌ」となるの
で、割り込み信号に次のエッジが発生する（図５の
V）。立ち下がりエッジが発生すると、再び各要求フラ
グをポーリングし、当該割り込みの処理を実行する。

【００１２】

【発明が解決しようとする課題】一般的にシステムにお
いては図４に示すような割り込み制御部はＧａｔｅ Ａ
ｒｒａｙ（以下ＧＡと呼ぶ）等のカスタム部品内に盛り
込まれている。ところで今日ハード回路の世界ではモジ
ュール化と呼ばれる各回路（ＣＰＵ、I／Ｆ マクロ
等）をブロックごとに接続し、システムを構成する手法
が次第に活用されてきている。また後日拡張した接続
や、性能上位のものとブロックを入れ替えることも可能
なように拡張性を持たせたカスタム部品の設計も一般的
になってきている。拡張性をもった構成とは余った端子
に汎用入出力端子機能を与えることなどがよく知られて
おり、拡張する際端子の追加は容易に可能となってきて
いる。つまりこのことは割り込み要求の追加が可能であ
ることを表わしている。

【００１３】一方で割り込み制御部分に関しては特に拡
張性を持たせた設計は実施されていないのが現状であ
る。したがって新たな割り込み要求を発生するブロック
を接続する時、あるいは割り込みコントローラを含むＭ
ＰＵ部分を変更する際、割り込み制御部分が問題となる
場合がある。

【００１４】例えば図５に示すような多重割り込み発生
時においては割り込み処理終了信号の幅はＭＰＵがＧＡ
のレジスタをライトする動作により出力されるため、シ
ステムによって一意に決定され一定の値となる。割り込
み信号が「Ｌ」である時問はある割り込み要因に対する
処理時間に他ならないので、スペックを満たさないとい
うものはほとんど存在しないが、割り込み信号が「Ｌ」
から一度「Ｈ」となりその後「Ｌ」となるまでの必要な
「Ｈ」の時間（図５のVI）がＭＰＵ（割り込みコントロ
ーラ）のスペックを満たさない場合がある。

【００１５】あるいは別の割り込み要求信号を入力に持
つ回路を接続した場合、回路によっては割り込み処理終
了信号を入力してから要求信号がクリアされるまでの間
にタイムロスが生じるものもあり、そのような場合不要
な立ち下がりエッジを発生する場合もある（図５のVI
I）。

【００１６】上述したような欠点を補うためにはあらか
じめ大きなマージンをもって割り込み信号をディセーブ
ルにするように構成すればよいが、その場合通常の割り
込み処理時の制御スピードが落ちるという不具合が生じ
る可能性があった。

【００１７】

【課題を解決するための手段】本発明は係る問題点を解
決するために、同一レベルの複数の割り込み要因からな
る割り込み信号を入力信号とし、入力信号のエッジ変化
部分を検出すると割り込み要因を識別し当該の割り込み
処理を実施し、処理が終了すると各々の要因に対して独
立に準備されている処理終了信号を出力する割り込み制
御手段において、前記複数の割り込み要因が多重に発生
した場合、１つの割り込み要因の処理終了後他の割り込
み要因が残存する場合、当該の処理終了信号をトリガと
して、自在に設定可能な所定時間割り込み信号をディセ
ーブル状態にした後イネーブル状態に変化させる機能を
有するように構成する。

【００１８】該制御構成を実施する事で、割り込み制御
回路部分に制限されることなくそれぞれの割り込み要求
に対してフレキシブルに割り込み信号のディセーブル時
間を設定することが可能となり、拡張性が広がり前述し
たような問題も解消することが可能になる。

【００１９】

【発明の実施の形態】以下図面を参照して本発明の好適
な実施例を説明する。

【００２０】図３は本発明の実施例を適応可能なシステ
ムの割り込み制御ブロック図である。

【００２１】図において、ＭＰＵ３００はその内部の割
り込みコントローラ３０１で割り込み信号（立ち下がり
エッジ）を受け付ける。ＧＡ３１０は図４に示すような
割り込み制御部３１１を保有しており、外部からの割り
込み要求信号１〜Ｎを一本の割り込み信号としてＭＰＵ
３００内の割り込みコントローラ３０１に送信する。

【００２２】一方で割り込み制御部３１１の動作は前述
したような働きをし、それぞれの割り込み要求に対して
その情報をフラグという形でＭＰＵ３００に送信する。
ＭＰＵ３００はそれぞれの割り込みに応じたクリア信号
１〜ＮをＧＡ３１０に送信することで、割り込み信号お
よび要求フラグがディセーブル状態となる。３２０は外
部に（拡張して）接続されている制御モジュールであ
り、その内部に自らの割り込み要求に対する要求フラグ
発生回路４５０を有している。そして割り込み要求信号
３が入力されると、ＭＰＵ３００に割り込み要求情報
（割り込み要求フラグ３をセット）を送信する。ＧＡ３
１０は割り込み制御部３１１で割り込み要求信号３をＧ
Ａ３１０に直接入力される他の割り込み要求信号合わせ
てＡＮＤゲート４２０に入力して割り込み信号を作成し
ＭＰＵ３００に送信する。また割り込み要求フラグ３に
対応する割り込み処理終了信号３は制御モジュール３２
０内の割り込み要求フラグ３のクリア信号として使用さ
れるだけでなく、割り込み制御部３１１内のＯＲゲート
４３０の入力としても与えられるように構成されてい
る。

【００２３】図１は本発明の一実施例における多重割り
込み時の割り込み信号を選択可能な所定時間ディセーブ
ルにする回路構成を示す図である。この回路はＧＡ３１
０内の割り込み制御部３１１内に設けられている。

【００２４】図において、１００はラッチ回路であり、
割り込み処理終了信号が出力されると、その出力が
「Ｈ」となる。１１０はラッチ１００の出力をイネーブ
ル信号とするカウンタ回路であり、自在のカウンタ値が
設定可能である。カウンタ回路１１０はイネーブル信号
が「Ｈ」つまり割り込み処理終了信号がＭＰＵから出力
されると、カウンタクロック（システムクロックを分周
したもの）をカウントしていき、設定値までカウントす
ると出力Ｃが「Ｈ」となるよう構成されている。１２０
はクリアパルス幅確保回路であり、カウンタ回路１１０
の出力Ｃが「Ｈ」となると、ラッチ回路１００のクリア
信号幅だけ確保する回路であり、カウンタクロック１Ｃ
Ｋがラッチ回路１００のクリアパルス幅として十分でな
い場合必要となる。そしてラッチ回路１００の出力が割
り込み処理終了信号として図中の割り込み処理終了信号
と置き換えられる。

【００２５】このような構成とすることで、カウンタ回
路１１０の設定値として与えた値に応じて割り込み処理
終了信号の幅を可変にすることができるので、つまりは
多重割り込み発生時の１つの割り込み処理が終了した
後、次の割り込み要因に対応するエッジを出力するまで
割り込み信号をディセーブルにしておく時間が自在に可
変可能となる。したがって、新たに制御モジュールが追
加された場合や割り込みコントローラ３０１を変えた場
合でも対応可能である。

【００２６】図２に本発明の一実施例における多重割り
込み時のタイムチャートを示す。

【００２７】図に示すように図５で問題となったパルス
幅VIは可変可能であり、割り込みコントローラ３０１の
スペックを満たすように設定でき、また不明なエッジVI
Iの発生も回避できるので、システムの拡張性を広げる
ことができる。

【００２８】なお本発明は上記回路構成に限定されるも
のではなく、他の回路構成であっても本発明の意図する
ところは実現可能である。

【００２９】さらにこの構成をすべての割り込み要因に
対して実現してもよいが、特定の割り込み要因について
のみ実施しても本発明の効果を発揮することが可能であ
る。その場合は例えば割り込み処理終了信号３のみ図１
に示す回路で割り込み処理終了信号を作成し、割り込み
処理終了信号３の代わりとするような構成とすればよ
い。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
同一レベルの複数の割り込み要因からなる割り込み信号
を入力信号とし、入力信号のエッジ変化部分を検出する
と割り込み要因を識別し当該の割り込み処理を実施し、
処理が終了すると各々の要因に対して独立に準備されて
いる処理終了信号を出力する割り込み制御手段におい
て、前記複数の割り込み要因が多重に発生した場合、１
つの割り込み要因の処理終了後他の割り込み要因が残存
する場合、当該の処理終了信号をトリガとして、自在に
設定可能な所定時間割り込み信号をディセーブル状態に
した後イネーブル状態に変化させる機能を有するように
構成することで、割り込み要因に応じて自在にエッジを
出力するための割り込み信号をディセーブルからイネー
ブルにする時間を設定できるので、割り込み制御部に制
限されることなくそれぞれの割り込み要求に対してフレ
キシブルに時間設定をすることが可能となり、その拡張
性も広げることが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例における多重割り込み時の
割り込み信号を選択可能な所定時間ディセーブルにする
回路構成を示す図である。

【図２】 本発明の一実施例における多重割り込み時の
タイムチャートである。

【図３】 本発明の実施例を適応可能なシステムの割り
込み制御ブロック図である。

【図４】 多重割り込みが発生した場合に次の割り込み
要求に対するエッジを出力する回路の一例を表わす回路
図である。

【図５】 図４の回路を用いた場合のタイムチャートで
ある。

【符号の説明】

１００ ラッチ回路 １１０ カウンタ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 同一レベルの複数の割り込み要因からな
   る割り込み信号を入力信号とし、入力信号のエッジ変化
   部分を検出すると割り込み要因を識別し当該の割り込み
   処理を実施し、処理が終了すると各々の要因に対して独
   立に準備されている処理終了信号を出力する割り込み制
   御手段において、前記複数の割り込み要因が多重に発生
   した場合、１つの割り込み要因の処理終了後他の割り込
   み要因が残存する場合、当該の処理終了信号をトリガと
   して、自在に設定可能な所定時間割り込み信号をディセ
   ーブル状態にした後イネーブル状態に変化させることで
   エッジ変化部分を発生させることを特徴とする割り込み
   制御手段。
2. 【請求項２】 前記所定時間は割り込み要因によって独
   立に設定可能なことを特徴とする請求項１に記載の割り
   込み制御手段。
3. 【請求項３】 前記割り込み要因の識別が各々の要因の
   割り込み要求フラグを順にポーリングすることにより実
   施されることを特徴とする請求項１又は２に記載の割り
   込み制御手段。