JPH08195654A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH08195654A JPH08195654A JP7022210A JP2221095A JPH08195654A JP H08195654 A JPH08195654 A JP H08195654A JP 7022210 A JP7022210 A JP 7022210A JP 2221095 A JP2221095 A JP 2221095A JP H08195654 A JPH08195654 A JP H08195654A
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- 238000011084 recovery Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 16
- 238000007796 conventional method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
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- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 任意のデューティのクロックを得るクロック
パルス再生回路を提供する。 【構成】 Ｄ型ＦＦ２は入力端子１から入力クロック信
号をクロック入力し、Ｈレベルをデータ入力とし、Ｄ型
ＦＦ６は入力端子１から入力クロック信号をクロック入
力とし、Ｈレベルをデータ入力とし、遅延回路３はＤ型
ＦＦ２の出力を入力とし、出力をＤ型ＦＦ２のリセット
入力とし、遅延回路４はＤ型ＦＦ２の出力を入力とし、
Ｄ型ＦＦ６のリセット入力として、Ｄ型ＦＦ６から出力
端子５に出力クロック信号を出力する。また、遅延回路
３はＤ型ＦＦ２の出力を入力とし、出力をＤ型ＦＦ２の
リセット入力とし、遅延回路４は遅延回路３の出力を入
力とし、Ｄ型ＦＦ６のリセット入力として、Ｄ型ＦＦ６
から出力端子５に出力クロック信号を出力する。
パルス再生回路を提供する。 【構成】 Ｄ型ＦＦ２は入力端子１から入力クロック信
号をクロック入力し、Ｈレベルをデータ入力とし、Ｄ型
ＦＦ６は入力端子１から入力クロック信号をクロック入
力とし、Ｈレベルをデータ入力とし、遅延回路３はＤ型
ＦＦ２の出力を入力とし、出力をＤ型ＦＦ２のリセット
入力とし、遅延回路４はＤ型ＦＦ２の出力を入力とし、
Ｄ型ＦＦ６のリセット入力として、Ｄ型ＦＦ６から出力
端子５に出力クロック信号を出力する。また、遅延回路
３はＤ型ＦＦ２の出力を入力とし、出力をＤ型ＦＦ２の
リセット入力とし、遅延回路４は遅延回路３の出力を入
力とし、Ｄ型ＦＦ６のリセット入力として、Ｄ型ＦＦ６
から出力端子５に出力クロック信号を出力する。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路に用いら
れ、クロックパルスのデューティ比を再生するクロック
再生回路についてのものである。
れ、クロックパルスのデューティ比を再生するクロック
再生回路についてのものである。
【０００２】
【従来の技術】次に、従来の技術によるクロック再生回
路の構成を図５に示す。図５の１は入力端子、４は遅延
回路、５は出力端子、６はＤ型フリップフロップ（以
下、Ｄ型ＦＦという。）である。図５で、Ｄ型ＦＦ６の
Ｄ入力は「Ｈ」で固定されており、入力端子１の出力は
Ｄ型ＦＦ６のクロック入力である。また、Ｄ型ＦＦ６の
Ｑ出力は出力端子５に接続されるとともに、遅延回路４
を介してＤ型ＦＦ６のリセット入力としている。
路の構成を図５に示す。図５の１は入力端子、４は遅延
回路、５は出力端子、６はＤ型フリップフロップ（以
下、Ｄ型ＦＦという。）である。図５で、Ｄ型ＦＦ６の
Ｄ入力は「Ｈ」で固定されており、入力端子１の出力は
Ｄ型ＦＦ６のクロック入力である。また、Ｄ型ＦＦ６の
Ｑ出力は出力端子５に接続されるとともに、遅延回路４
を介してＤ型ＦＦ６のリセット入力としている。
【０００３】次に、図５の動作を、図６のタイムチャー
トを参照して説明する。図６のアは入力クロック信号の
波形図、イはＤ型ＦＦ６の出力の波形図、ウは遅延回路
４の出力の波形図である。図６アで、入力端子１より入
力クロック信号のクロックパルスがＤ型ＦＦ６のクロッ
ク入力に送られると、図６イで、Ｄ型ＦＦ６の出力はＤ
型ＦＦ６のクロック入力から出力への内部遅延時間ｔ1
後にＬレベルからＨレベルに変化し、出力端子５に出力
クロック信号として出力される。
トを参照して説明する。図６のアは入力クロック信号の
波形図、イはＤ型ＦＦ６の出力の波形図、ウは遅延回路
４の出力の波形図である。図６アで、入力端子１より入
力クロック信号のクロックパルスがＤ型ＦＦ６のクロッ
ク入力に送られると、図６イで、Ｄ型ＦＦ６の出力はＤ
型ＦＦ６のクロック入力から出力への内部遅延時間ｔ1
後にＬレベルからＨレベルに変化し、出力端子５に出力
クロック信号として出力される。
【０００４】同時に出力クロック信号は遅延回路４へ送
られ、遅延回路４の出力は図６ウで、さらに遅延回路４
の遅延時間ｔ2 後にＬレベルからＨレベルに変化し、Ｄ
型ＦＦ６のリセット入力へ入力される。すると、図６イ
で、Ｄ型ＦＦ６の出力はＤ型ＦＦ６のリセット入力から
出力への内部遅延時間ｔ3 後にＬレベルに変化し、出力
クロック信号として出力端子５に出力されると同時に遅
延回路４へ送られる。遅延回路４の出力は図６ウで、さ
らに遅延時間ｔ2 後にＬレベルに変化し、Ｄ型ＦＦ６の
リセット入力へ送られる。
られ、遅延回路４の出力は図６ウで、さらに遅延回路４
の遅延時間ｔ2 後にＬレベルからＨレベルに変化し、Ｄ
型ＦＦ６のリセット入力へ入力される。すると、図６イ
で、Ｄ型ＦＦ６の出力はＤ型ＦＦ６のリセット入力から
出力への内部遅延時間ｔ3 後にＬレベルに変化し、出力
クロック信号として出力端子５に出力されると同時に遅
延回路４へ送られる。遅延回路４の出力は図６ウで、さ
らに遅延時間ｔ2 後にＬレベルに変化し、Ｄ型ＦＦ６の
リセット入力へ送られる。
【０００５】
【発明が解決しようとする課題】図５の構成によるクロ
ック再生回路では、Ｄ型ＦＦ６のリセット入力がＬレベ
ルに変化してから、Ｄ型ＦＦ６のクロック入力に次のク
ロックパルスが入力されるまでの時間が、Ｄ型ＦＦ６の
リリースタイムｔrel を満足する必要があるが、Ｄ型Ｆ
Ｆ６のリセット入力のパルス幅は、出力クロック信号の
パルス幅と等しいので、出力クロック信号にゆるされる
パルス幅の最大値は、入力クロック信号の周期をＴとす
ると、（Ｔ＋ｔ3 −ｔ1 −ｔrel ）／２となる。したが
って、図５の構成では、出力クロック信号のパルス幅が
デューティ比５０％よりもさらに細くなるという問題が
ある。この発明は、任意のデューティのクロックを得る
クロックパルス再生回路を提供することを目的とする。
ック再生回路では、Ｄ型ＦＦ６のリセット入力がＬレベ
ルに変化してから、Ｄ型ＦＦ６のクロック入力に次のク
ロックパルスが入力されるまでの時間が、Ｄ型ＦＦ６の
リリースタイムｔrel を満足する必要があるが、Ｄ型Ｆ
Ｆ６のリセット入力のパルス幅は、出力クロック信号の
パルス幅と等しいので、出力クロック信号にゆるされる
パルス幅の最大値は、入力クロック信号の周期をＴとす
ると、（Ｔ＋ｔ3 −ｔ1 −ｔrel ）／２となる。したが
って、図５の構成では、出力クロック信号のパルス幅が
デューティ比５０％よりもさらに細くなるという問題が
ある。この発明は、任意のデューティのクロックを得る
クロックパルス再生回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するた
め、この発明は、入力端子１に入力された入力クロック
信号をクロック入力とし、Ｈレベルをデータ入力とする
Ｄ型フリップフロップ２と、入力端子１に入力された入
力クロック信号をクロック入力とし、Ｈレベルをデータ
入力とするＤ型フリップフロップ６と、Ｄ型フリップフ
ロップ２の出力を入力とし、出力をＤ型フリップフロッ
プ２のリセット入力とする遅延回路３と、Ｄ型フリップ
フロップ２の出力を入力とし、Ｄ型フリップフロップ６
のリセット入力とする遅延回路４を備え、Ｄ型フリップ
フロップ６から出力端子５に出力クロック信号を出力す
る。
め、この発明は、入力端子１に入力された入力クロック
信号をクロック入力とし、Ｈレベルをデータ入力とする
Ｄ型フリップフロップ２と、入力端子１に入力された入
力クロック信号をクロック入力とし、Ｈレベルをデータ
入力とするＤ型フリップフロップ６と、Ｄ型フリップフ
ロップ２の出力を入力とし、出力をＤ型フリップフロッ
プ２のリセット入力とする遅延回路３と、Ｄ型フリップ
フロップ２の出力を入力とし、Ｄ型フリップフロップ６
のリセット入力とする遅延回路４を備え、Ｄ型フリップ
フロップ６から出力端子５に出力クロック信号を出力す
る。
【０００７】また、入力端子１に入力された入力クロッ
ク信号をクロック入力とし、Ｈレベルをデータ入力とす
るＤ型フリップフロップ２と、入力端子１に入力された
入力クロック信号をクロック入力とし、Ｈレベルをデー
タ入力とするＤ型フリップフロップ６と、Ｄ型フリップ
フロップ２の出力を入力とし、出力をＤ型フリップフロ
ップ２のリセット入力とする遅延回路３と、遅延回路３
の出力を入力とし、Ｄ型フリップフロップ６のリセット
入力とする遅延回路４を備え、Ｄ型フリップフロップ６
から出力端子５に出力クロック信号を出力する。
ク信号をクロック入力とし、Ｈレベルをデータ入力とす
るＤ型フリップフロップ２と、入力端子１に入力された
入力クロック信号をクロック入力とし、Ｈレベルをデー
タ入力とするＤ型フリップフロップ６と、Ｄ型フリップ
フロップ２の出力を入力とし、出力をＤ型フリップフロ
ップ２のリセット入力とする遅延回路３と、遅延回路３
の出力を入力とし、Ｄ型フリップフロップ６のリセット
入力とする遅延回路４を備え、Ｄ型フリップフロップ６
から出力端子５に出力クロック信号を出力する。
【０００８】
【作用】この発明は、入力端子１に入力クロック信号の
パルスが入力されると、Ｄ型ＦＦ６の出力がＬレベルか
らＨレベルに変化するとともに、Ｄ型ＦＦ２は微分パル
スを発生する。Ｄ型ＦＦ２の発生した微分パルスを遅延
回路３、または遅延回路３と遅延回路４で遅延し、Ｄ型
ＦＦ６のリセット入力に送る。このとき遅延回路４の遅
延量を所望するデューティ比に対応する値とすることに
より、任意のデューティの出力クロック信号を得る。
パルスが入力されると、Ｄ型ＦＦ６の出力がＬレベルか
らＨレベルに変化するとともに、Ｄ型ＦＦ２は微分パル
スを発生する。Ｄ型ＦＦ２の発生した微分パルスを遅延
回路３、または遅延回路３と遅延回路４で遅延し、Ｄ型
ＦＦ６のリセット入力に送る。このとき遅延回路４の遅
延量を所望するデューティ比に対応する値とすることに
より、任意のデューティの出力クロック信号を得る。
【０００９】また、Ｄ型ＦＦ６のリセット入力に送られ
る微分パルスのパルス幅は遅延回路３の遅延時間によっ
ており、Ｄ型ＦＦ６のリセット入力の最小パルス幅を満
足する値とすれば良く、出力クロック信号のパルス幅と
は独立に設定される。したがって、出力クロック信号は
デューティ５０％よりも太いパルス幅でも問題がない。
る微分パルスのパルス幅は遅延回路３の遅延時間によっ
ており、Ｄ型ＦＦ６のリセット入力の最小パルス幅を満
足する値とすれば良く、出力クロック信号のパルス幅と
は独立に設定される。したがって、出力クロック信号は
デューティ５０％よりも太いパルス幅でも問題がない。
【００１０】
【実施例】次に、この発明による実施例の構成を図１に
示す。図１は第１の発明によるクロック再生回路の構成
である。図１の１は入力端子、２はＤ型ＦＦ、３は遅延
回路、４は遅延回路、５は出力端子、６はＤ型ＦＦであ
る。図１で、入力端子１の入力クロック信号はＤ型ＦＦ
２とＤ型ＦＦ６のクロック端子に入力する。Ｄ型ＦＦ２
・６のＤ入力は「Ｈ」で固定されている。また、Ｄ型Ｆ
Ｆ６のＱ出力は出力端子５に接続される。Ｄ型ＦＦ２の
Ｑ出力は遅延回路４を介してＤ型ＦＦ６のリセット端子
に入力するとともに遅延回路３を介してＤ型ＦＦ２のリ
セット端子に入力する。
示す。図１は第１の発明によるクロック再生回路の構成
である。図１の１は入力端子、２はＤ型ＦＦ、３は遅延
回路、４は遅延回路、５は出力端子、６はＤ型ＦＦであ
る。図１で、入力端子１の入力クロック信号はＤ型ＦＦ
２とＤ型ＦＦ６のクロック端子に入力する。Ｄ型ＦＦ２
・６のＤ入力は「Ｈ」で固定されている。また、Ｄ型Ｆ
Ｆ６のＱ出力は出力端子５に接続される。Ｄ型ＦＦ２の
Ｑ出力は遅延回路４を介してＤ型ＦＦ６のリセット端子
に入力するとともに遅延回路３を介してＤ型ＦＦ２のリ
セット端子に入力する。
【００１１】次に、図１の動作を図２のタイムチャート
を参照して説明する。図２のアは入力クロック信号の波
形図、イはＤ型ＦＦ６の出力の波形図、ウはＤ型ＦＦ２
の出力の波形図、エは遅延回路３の出力の波形図、オは
遅延回路４の出力の波形図である。
を参照して説明する。図２のアは入力クロック信号の波
形図、イはＤ型ＦＦ６の出力の波形図、ウはＤ型ＦＦ２
の出力の波形図、エは遅延回路３の出力の波形図、オは
遅延回路４の出力の波形図である。
【００１２】図２アで、入力端子１から入力する入力ク
ロック信号のパルスがＤ型ＦＦ２とＤ型ＦＦ６のクロッ
ク入力に入力されると、Ｄ型ＦＦ６のＤ入力がＨレベル
に固定されているので、図２イで、Ｄ型ＦＦ６の出力は
Ｄ型ＦＦ６のクロック入力から出力までの内部遅延時間
ｔ1 後にＬレベルからＨレベルに変化し、出力クロック
信号として出力端子５に出力される。一方、Ｄ型ＦＦ２
のＤ入力もＨレベルに固定されているので、図２ウで、
Ｄ型ＦＦ２の出力は同様に内部遅延時間ｔ1 後にＬレベ
ルからＨレベルに変化する。
ロック信号のパルスがＤ型ＦＦ２とＤ型ＦＦ６のクロッ
ク入力に入力されると、Ｄ型ＦＦ６のＤ入力がＨレベル
に固定されているので、図２イで、Ｄ型ＦＦ６の出力は
Ｄ型ＦＦ６のクロック入力から出力までの内部遅延時間
ｔ1 後にＬレベルからＨレベルに変化し、出力クロック
信号として出力端子５に出力される。一方、Ｄ型ＦＦ２
のＤ入力もＨレベルに固定されているので、図２ウで、
Ｄ型ＦＦ２の出力は同様に内部遅延時間ｔ1 後にＬレベ
ルからＨレベルに変化する。
【００１３】Ｄ型ＦＦ２のＬレベルからＨレベルに変化
した信号は、遅延回路３と遅延回路４に入力される。図
６エは遅延回路３の出力であり、遅延回路３の遅延時間
ｔ2後にＬレベルからＨレベルに変化し、Ｄ型ＦＦ２の
リセット入力へ送られる。すると、図２ウで、Ｄ型ＦＦ
２の出力はさらにＤ型ＦＦ２のリセット入力から出力ま
での内部遅延時間ｔ3 後にＬレベルに変化する。一方、
図２オで、遅延回路４の出力は、遅延回路４の遅延時間
ｔ4 後にＬレベルからＨレベルに変化してＤ型ＦＦ６の
リセット入力へ入力する。すると、図２イでＤ型ＦＦ６
の出力はさらにＤ型ＦＦ６のリセット入力から出力まで
の内部遅延時間ｔ3 後にＬレベルに変化する。
した信号は、遅延回路３と遅延回路４に入力される。図
６エは遅延回路３の出力であり、遅延回路３の遅延時間
ｔ2後にＬレベルからＨレベルに変化し、Ｄ型ＦＦ２の
リセット入力へ送られる。すると、図２ウで、Ｄ型ＦＦ
２の出力はさらにＤ型ＦＦ２のリセット入力から出力ま
での内部遅延時間ｔ3 後にＬレベルに変化する。一方、
図２オで、遅延回路４の出力は、遅延回路４の遅延時間
ｔ4 後にＬレベルからＨレベルに変化してＤ型ＦＦ６の
リセット入力へ入力する。すると、図２イでＤ型ＦＦ６
の出力はさらにＤ型ＦＦ６のリセット入力から出力まで
の内部遅延時間ｔ3 後にＬレベルに変化する。
【００１４】Ｌレベルに変化したＤ型ＦＦ２の出力は遅
延回路３と遅延回路４に入力し、図２エに示すように、
遅延回路３の出力は遅延回路３の遅延時間ｔ2 後にＬレ
ベルに変化し、Ｄ型ＦＦ２のリセット入力へ送られる。
一方、図２オで遅延回路４の出力は、遅延回路４の遅延
時間ｔ4 後にＬレベルに変化し、Ｄ型ＦＦ６のリセット
入力へ送られる。
延回路３と遅延回路４に入力し、図２エに示すように、
遅延回路３の出力は遅延回路３の遅延時間ｔ2 後にＬレ
ベルに変化し、Ｄ型ＦＦ２のリセット入力へ送られる。
一方、図２オで遅延回路４の出力は、遅延回路４の遅延
時間ｔ4 後にＬレベルに変化し、Ｄ型ＦＦ６のリセット
入力へ送られる。
【００１５】このとき出力クロック信号のパルス幅は、
ｔ4 ＋ｔ3 である。また、遅延回路４の出力のパルス幅
は、Ｄ型ＦＦ２の出力のパルス幅と等しく、ｔ2 ＋ｔ3
であるので、出力クロック信号に許されるパルス幅の最
大値は、Ｔ−ｔ1 −ｔrel −ｔ2 であり、デューティ５
０％以上となる。
ｔ4 ＋ｔ3 である。また、遅延回路４の出力のパルス幅
は、Ｄ型ＦＦ２の出力のパルス幅と等しく、ｔ2 ＋ｔ3
であるので、出力クロック信号に許されるパルス幅の最
大値は、Ｔ−ｔ1 −ｔrel −ｔ2 であり、デューティ５
０％以上となる。
【００１６】次に、この発明の他の実施例の構成を図３
に示す。図３は図１と構成は同一であるが、接続が異な
るものであり、Ｄ型ＦＦ６のリセット端子にはＤ型ＦＦ
２のＱ出力を遅延回路３と遅延回路４で遅延させた信号
が入力する構成としたものである。
に示す。図３は図１と構成は同一であるが、接続が異な
るものであり、Ｄ型ＦＦ６のリセット端子にはＤ型ＦＦ
２のＱ出力を遅延回路３と遅延回路４で遅延させた信号
が入力する構成としたものである。
【００１７】次に、図３の動作を図４のタイムチャート
を参照して説明する。図４のアは入力クロック信号の波
形図、イはＤ型ＦＦ６の出力の波形図、ウはＤ型ＦＦ２
の出力の波形図、エは遅延回路３の出力の波形図、オは
遅延回路４の出力の波形図である。
を参照して説明する。図４のアは入力クロック信号の波
形図、イはＤ型ＦＦ６の出力の波形図、ウはＤ型ＦＦ２
の出力の波形図、エは遅延回路３の出力の波形図、オは
遅延回路４の出力の波形図である。
【００１８】図４アで、入力端子１より入力クロック信
号のパルスがＤ型ＦＦ２とＤ型ＦＦ６のクロック入力に
入力されると、Ｄ型ＦＦ６のデータ入力はＨレベルに固
定されているので、図４イで、Ｄ型ＦＦ６の出力はＤ型
ＦＦ６のクロック入力から出力までの内部遅延時間ｔ1
後にＬレベルからＨレベルに変化し、出力クロック信号
として出力端子５に出力される。
号のパルスがＤ型ＦＦ２とＤ型ＦＦ６のクロック入力に
入力されると、Ｄ型ＦＦ６のデータ入力はＨレベルに固
定されているので、図４イで、Ｄ型ＦＦ６の出力はＤ型
ＦＦ６のクロック入力から出力までの内部遅延時間ｔ1
後にＬレベルからＨレベルに変化し、出力クロック信号
として出力端子５に出力される。
【００１９】一方、Ｄ型ＦＦ２のデータ入力もＨレベル
に固定されているので、図２ウで、Ｄ型ＦＦ２の出力は
Ｄ型ＦＦ２のクロック入力から出力までの内部遅延時間
ｔ1後にＬレベルからＨレベルに変化して遅延回路３に
送られる。図４エで、遅延回路３の出力は遅延回路３の
遅延時間ｔ2 後にＬレベルからＨレベルに変化する。
に固定されているので、図２ウで、Ｄ型ＦＦ２の出力は
Ｄ型ＦＦ２のクロック入力から出力までの内部遅延時間
ｔ1後にＬレベルからＨレベルに変化して遅延回路３に
送られる。図４エで、遅延回路３の出力は遅延回路３の
遅延時間ｔ2 後にＬレベルからＨレベルに変化する。
【００２０】ＬレベルからＨレベルに変化した遅延回路
３の出力は、Ｄ型ＦＦ２のリセット入力に送られるとと
もに遅延回路４に送られる。図４オで、遅延回路４の出
力は遅延回路４の遅延時間ｔ4 後にＬレベルからＨレベ
ルに変化してＤ型ＦＦ６のリセット入力に送られる。
３の出力は、Ｄ型ＦＦ２のリセット入力に送られるとと
もに遅延回路４に送られる。図４オで、遅延回路４の出
力は遅延回路４の遅延時間ｔ4 後にＬレベルからＨレベ
ルに変化してＤ型ＦＦ６のリセット入力に送られる。
【００２１】すると、図４イで、Ｄ型ＦＦ６の出力はさ
らにＤ型ＦＦ６のリセット入力から出力までの内部遅延
時間ｔ3 後にＬレベルに変化する。一方、図４ウで、Ｄ
型ＦＦ２の出力は、Ｄ型ＦＦ２のリセット入力から出力
までの内部遅延時間ｔ3 後にＬレベルに変化して遅延回
路３に送られる。すると、図４エで、遅延回路３の出力
はさらに遅延回路３の遅延時間ｔ2 後にＬレベルに変化
してＤ型ＦＦ２のリセット入力と遅延回路４に送られ、
図４オで遅延回路４の出力は、さらに遅延回路４の遅延
時間ｔ4 後にＬレベルに変化する。このとき出力クロッ
ク信号のパルス幅は、ｔ2 ＋ｔ4 ＋ｔ3 である。また、
遅延回路４の出力のパルス幅は、Ｄ型ＦＦ２の出力のパ
ルス幅と等しく、ｔ2 ＋ｔ3 であるので、出力クロック
信号にゆるされるパルス幅の最大値は、Ｔ−ｔ1 −ｔ
rel −ｔ2 であり、デューティ５０％以上となる。
らにＤ型ＦＦ６のリセット入力から出力までの内部遅延
時間ｔ3 後にＬレベルに変化する。一方、図４ウで、Ｄ
型ＦＦ２の出力は、Ｄ型ＦＦ２のリセット入力から出力
までの内部遅延時間ｔ3 後にＬレベルに変化して遅延回
路３に送られる。すると、図４エで、遅延回路３の出力
はさらに遅延回路３の遅延時間ｔ2 後にＬレベルに変化
してＤ型ＦＦ２のリセット入力と遅延回路４に送られ、
図４オで遅延回路４の出力は、さらに遅延回路４の遅延
時間ｔ4 後にＬレベルに変化する。このとき出力クロッ
ク信号のパルス幅は、ｔ2 ＋ｔ4 ＋ｔ3 である。また、
遅延回路４の出力のパルス幅は、Ｄ型ＦＦ２の出力のパ
ルス幅と等しく、ｔ2 ＋ｔ3 であるので、出力クロック
信号にゆるされるパルス幅の最大値は、Ｔ−ｔ1 −ｔ
rel −ｔ2 であり、デューティ５０％以上となる。
【００２２】なお、遅延回路３の遅延時間は、小さい方
が出力パルス幅を大きくすることができ、最小遅延時間
は、Ｄ型ＦＦ２がリセット入力によりリセットする最小
パルス幅の時間である。
が出力パルス幅を大きくすることができ、最小遅延時間
は、Ｄ型ＦＦ２がリセット入力によりリセットする最小
パルス幅の時間である。
【００２３】
【発明の効果】この発明によれば、出力クロック信号を
出力するＤ型ＦＦ６のリセット信号のパルス幅を、出力
クロック信号のデューティ比によらない、固定の幅とす
ることにより、デューティ比が５０％以上の出力クロッ
ク信号も出力することができる。
出力するＤ型ＦＦ６のリセット信号のパルス幅を、出力
クロック信号のデューティ比によらない、固定の幅とす
ることにより、デューティ比が５０％以上の出力クロッ
ク信号も出力することができる。
【図１】第１の発明によるクロック再生回路の実施例の
構成図である。
構成図である。
【図２】図１の動作を示すタイムチャートである。
【図３】第２の発明によるクロック再生回路の実施例の
構成図である。
構成図である。
【図４】図３の動作を示すタイムチャートである。
【図５】従来技術によるクロック再生回路の構成図であ
る。
る。
【図６】図５の動作を示すタイムチャートである。
１ 入力端子 ２ Ｄ型ＦＦ ３ 遅延回路 ４ 遅延回路 ５ 出力端子 ６ Ｄ型ＦＦ
Claims (2)
- 【請求項１】 入力端子(1) に入力された入力クロック
信号をクロック入力とし、Ｈレベルをデータ入力とする
第１のＤ型フリップフロップ(2) と、 入力端子(1) に入力された入力クロック信号をクロック
入力とし、Ｈレベルをデータ入力とする第２のＤ型フリ
ップフロップ(6) と、 第１のＤ型フリップフロップ(2) の出力を入力とし、出
力を第１のＤ型フリップフロップ(2) のリセット入力と
する第１の遅延回路(3) と、 第１のＤ型フリップフロップ(2) の出力を入力とし、第
２のＤ型フリップフロップ(6) のリセット入力とする第
２の遅延回路(4) を備え、第２のＤ型フリップフロップ
(6) から出力端子(5) に出力クロック信号を出力するこ
とを特徴とするクロック再生回路。 - 【請求項２】 入力端子(1) に入力された入力クロック
信号をクロック入力とし、Ｈレベルをデータ入力とする
第１のＤ型フリップフロップ(2) と、 入力端子(1) に入力された入力クロック信号をクロック
入力とし、Ｈレベルをデータ入力とする第２のＤ型フリ
ップフロップ(6) と、 第１のＤ型フリップフロップ(2) の出力を入力とし、出
力を第１のＤ型フリップフロップ(2) のリセット入力と
する第１の遅延回路(3) と、 第１の遅延回路(3) の出力を入力とし、第２のＤ型フリ
ップフロップ(6) のリセット入力とする第２の遅延回路
(4) を備え、第２のＤ型フリップフロップ(6)から出力
端子(5) に出力クロック信号を出力することを特徴とす
るクロック再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022210A JPH08195654A (ja) | 1995-01-17 | 1995-01-17 | クロック再生回路 |
| US08/584,945 US5572149A (en) | 1995-01-17 | 1996-01-16 | Clock regeneration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022210A JPH08195654A (ja) | 1995-01-17 | 1995-01-17 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195654A true JPH08195654A (ja) | 1996-07-30 |
Family
ID=12076444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7022210A Pending JPH08195654A (ja) | 1995-01-17 | 1995-01-17 | クロック再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5572149A (ja) |
| JP (1) | JPH08195654A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW531964B (en) * | 2001-12-31 | 2003-05-11 | Winbond Electronics Corp | Frequency signal starting apparatus and its method |
| EP1643644B1 (en) * | 2004-09-30 | 2017-07-12 | Infineon Technologies AG | A delay circuit with accurate time to frequency conversion |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972161A (en) * | 1989-06-28 | 1990-11-20 | Digital Equipment Corporation | Clock recovery for serial data communications system |
| US5059818A (en) * | 1990-06-01 | 1991-10-22 | Advanced Micro Devices, Inc. | Self-regulating clock generator |
| DE4231175C1 (de) * | 1992-09-17 | 1994-01-13 | Siemens Ag | Anordnung zur Taktrückgewinnung |
-
1995
- 1995-01-17 JP JP7022210A patent/JPH08195654A/ja active Pending
-
1996
- 1996-01-16 US US08/584,945 patent/US5572149A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5572149A (en) | 1996-11-05 |
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