JPH0381329B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 この発明は、切換信号で遅延回路を選択し、ク
ロツクパルスを遅延させる回路についてのもので
ある。

(b) 従来技術と問題点 次に、従来技術によるクロツクパルス遅延回路
図を第５図に示す。

第５図の１Ａと１Ｂはアンドゲート、１Ｃはイ
ンバータ、２Ａと２Ｂは遅延回路、３はオアゲー
ト、１１はクロツクパルス入力端子、１２は切換
信号入力端子、１３は出力端子である。

第５図は、端子１１に加えられるクロツクパル
スを端子１２に加えられる切換信号で切り換え、
クロツクパルスを遅延回路２Ａ，２Ｂで遅延させ
るものである。

次に、第５図の波形図を第６図に示す。

第６図アは端子１１に加えられるクロツクパル
スの波形図、第６図イは端子１２に加えれる切換
信号の波形図である。

第６図ウはアンドゲート１Ａの出力波形図、第
６図エは遅延路２Ａの出力波形図である。

クロツクパルスは、遅延回路２Ａにより時間
T_Dだけ遅延する。

第６図オはアンドゲート１Ｂの出力波形図、第
６図カは遅延回路２Ｂの出力波形図である。

第５図の遅延回路２Ｂは遅延なしにしているの
で、第６図カでは第６図オの波形がそのまま遅延
回路２Ｂの出力になつている。

第６図キはオアゲート３の出力波形図であり、
第６図エと第６図カの合成波形が端子１３から取
り出される。

第６図によれば、クロツクパルスに遅延を加え
ることができるが、クロツクパルスと切換信号と
の間には、第７図のような関係がある。

第７図のＴ１はクロツクパルスの周期、Ｔ２は
クロツクパルスのパルス幅、Ｔ３は切換信号の周
期である。

第７図では、周期Ｔ１と周期Ｔ３は同じであ
る。

第７図の時間Ｔ４と時間Ｔ５はクロツクパルス
と切換信号との差の時間であるが、時間Ｔ４と時
間Ｔ５が同じになるようにすることがのぞまし
い。いいかえると、クロツクパルスが切換信号の
中央にくるようにする。

また、時間Ｔ４と時間Ｔ５が大きいほど回路は
安定に動作する。

いま、周期Ｔ１＝周期Ｔ３＝5ns、パルス幅Ｔ
２＝2nsとすると、 時間Ｔ４＝時間Ｔ５＝1.5nsになる。

なお、クロツクパルス幅Ｔ２が2nsは、
ECL100Kを使用した場合の実用最小パルス幅で
ある。

このような短い時間になると、クロツクパルス
が切換信号の中央にくるように、時間関係を調整
するのが困難になり、遅延回路の動作が不安定に
なるという問題がある。

(c) 発明の目的 この発明は、第５図のアンドゲートの代わり
に、Ｄ型フリツプフロツプ（以下、FFという。）
を採用し、第７図の時間Ｔ４，Ｔ５を大きくし、
クロツクパルス遅延回路が安定に動作することを
目的とする。

(d) 発明の実施例 次に、この発明による実施例の構成図を第１図
に示す。

第１図の４Ａと４ＢはFF、４Ｃはインバータ
であり、その他の部分は第５図と同じである。

第１図では、端子１１のクロツクパルスをFF
４ＡのＣ端子に接続し、端子１２の切換信号を
FF４ＡのＤ端子に接続する。

また、FF４ＡのＱ端子とＲ端子を接続し、モ
ノステーブルを構成する。

インバータ４Ｃは切換信号を反転する。

また、端子１１のクロツクパルスをFF４Ｂの
Ｃ端子に接続し、インバータ４Ｃの出力をFFの
Ｄ端子に接続する。

また、FF４ＢのＱ端子とＲ端子を接続し、モ
ノステーブルを構成する。

そして、FF４ＡのＱ出力を遅延回路２Ａに接
続し、FF４ＢのＱ出力を遅延回路２Ｂに接続す
る。

すなわち、第１図は第５図のアンドゲート１
Ａ，１Ｂの代わりに、FF４Ａ，FF４Ｂを採用し
たものである。

次に、第１図の説明用波形図を第２図に示す。

第２図アはクロツクパルスの波形図であり、第
２図イは切換信号の波形図である。

第２図のクロツクパルスと切換信号は、第５図
のものと同じものである。

第２図では、クロツクパルスの立上りが切換信
号の中央にくるようにしている。

第２図イの時間Ｔ６はクロツクパルスの立上り
の時間、時間Ｔ７はFF４ＡまたはFF４Ｂのセツ
トアツプ時間、時間Ｔ８はFF４ＡまたはFF４Ｂ
のホールド時間である。

FF４Ａ，４Ｂとして、ECL100Kを使用する
と、時間Ｔ７＝0.8ns、時間Ｔ８＝0.2ns程度なの
で、時間Ｔ３のうち、時間Ｔ７，Ｔ８を引いた残
りの時間Ｔ９，Ｔ１０は4nsになり、第５図の時
間Ｔ４，Ｔ５の合計が3nsなのに比べ、1nsの余裕
があることになる。

次に、この発明による他の実施例の構成図を第
３図に示す。

第３図の５Ａと５Ｂは比較器、６Ａと６Ｂは基
準電圧であり、その他の部分は第１図と同じであ
る。

すなわち、第３図は第１図に比較器５Ａ，５Ｂ
と基準電圧６Ａ，６Ｂを追加したものである。

第４図は第３図の動作説明図である。

第４図アはクロツクパルスの波形図、第４図イ
は比較器５Ａ，５Ｂの出力波形図である。

第４図の点線は、基準電圧６Ａ，６Ｂの電圧レ
ベルである。

第４図イから明らかなように、クロツクパルス
の立上がり基準電圧６Ａ，６Ｂの電圧レベルに達
すると、比較器５Ａ，５Ｂの出力が出る。

したがつて、基準電圧６Ａ，６Ｂを調整するこ
とにより、比較器５Ａ，５Ｂの出力時間を調整す
ることができる。

第４図ウは第３図のFF４Ａ，４Ｂの出力波形
である。

このように、比較器５Ａ，５Ｂと基準電圧６
Ａ，６Ｂを第１図に追加することにより、遅延回
路２Ａ，２Ｂ以外の部分で、クロツクパルスの遅
延時間を調整することができる。

(e) 発明の効果 この発明によれば、アンドゲート、遅延回路、
オアゲートで構成する従来技術のクロツクパルス
遅延回路に対し、アンドゲートの代わりに、FF
を採用したので、クロツクパルス遅延回路を安定
に動作させることができる。

さらに、比較器と基準電圧を追加することによ
り、クロツクパルスの遅延時間を微調整すること
ができる。

また、比較器や、論理ゲートによる遅延回路
は、FFなどと同じプロセスで作成できるので、
モノリシツクIC化することができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２
図は第１図の説明用波形図、第３図はこの発明に
よる他の実施例の構成図、第４図は第３図の動作
説明図、第５図は従来技術によるクロツクパルス
遅延回路図、第６図は第５図の波形図、第７図は
クロツクパルスと切換信号との関係説明図であ
る。 １Ａ，１Ｂ……アンドゲート、１Ｃ……インバ
ータ、２Ａ，２Ｂ……遅延回路、３……オアゲー
ト、４Ａ，４Ｂ……Ｄ型FF、４Ｃ……インバー
タ、５Ａ，５Ｂ……比較回路、６Ａ，６Ｂ……基
準電圧、１１……クロツクパルス入力端子、１２
……切換信号入力端子、１３……出力端子。

Claims (1)

1. 【特許請求の範囲】 １ クロツクパルスを第１のＣ端子に接続し、切
   換信号を第１のＤ端子に接続し、第１のＱ端子と
   第１のＲ端子を接続する第１のＤ型FF４Ａと、 前記切換信号を反転させるインバータ４Ｃと、 前記クロツクパルスを第２のＣ端子に接続し、
   インバータ４Ｃの出力を第２のＤ端子に接続し、
   第２のＱ端子と第２のＲ端子を接続する第２のＤ
   型FF４Ｂと、 第１のＤ型FF４Ａの第１のＱ出力を入力とす
   る第１の遅延回路２Ａと、 第２のＤ型FF４Ｂの第２のＱ出力を入力とす
   る第２の遅延回路２Ｂと、 第１の遅延回路２Ａの出力と第２の遅延回路２
   Ｂの出力を入力とするオアゲート３とを備えるこ
   とを特徴とするクロツクパルス遅延回路。 ２ クロツクパルスを第１の入力端子に接続し、
   第１の基準電圧６Ａを第２の入力端子に接続する
   第１の比較器５Ａと、 第１の比較器５Ａの出力を第１のＣ端子に接続
   し、切換信号を第１のＤ端子に接続し、第１のＱ
   端子と第１のＲ端子を接続する第１のＤ型FF４
   Ａと、 前記切換信号を反転させるインバータ４Ｃと、 前記クロツクパルスを第３の入力端子に接続
   し、第２の基準電圧６Ｂを第４の入力端子に接続
   する第２の比較器５Ｂと、 第２の比較器５Ｂの出力を第２のＣ端子に接続
   し、インバータ４Ｃの出力を第２のＤ端子に接続
   し、第２のＱ端子と第２のＲ端子を接続する第２
   のＤ型FF４Ｂと、 第１のＤ型FF４Ａの第１のＱ出力を入力とす
   る第１の遅延回路２Ａと、 第２のＤ型FF４Ｂの第２のＱ出力を入力とす
   る第２の遅延回路２Ｂと、 第１の遅延回路２Ａの出力と第２の遅延回路２
   Ｂの出力を入力とするオアゲート３とを備えるこ
   とを特徴とするクロツクパルス遅延回路。