JPH0462493B2 - - Google Patents
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- JPH0462493B2 JPH0462493B2 JP60015879A JP1587985A JPH0462493B2 JP H0462493 B2 JPH0462493 B2 JP H0462493B2 JP 60015879 A JP60015879 A JP 60015879A JP 1587985 A JP1587985 A JP 1587985A JP H0462493 B2 JPH0462493 B2 JP H0462493B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bistable circuit
- synchronization
- bistable
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロツク信号を用いるデイジタル回
路網における同期化回路に関する。
路網における同期化回路に関する。
クロツク信号を用いるデイジタル回路網では、
内部の信号の伝搬はクロツク信号に同期して行わ
れる。しかし、デイジタル回路網の外部から入力
される信号（以後、非同期入力信号と称す）はク
ロツク信号とは無関係な任意のタイミングで到来
することが多い。非同期入力信号をデイジタル回
路網内部で使用する場合、これをクロツク信号に
同期化して内部に取込む必要がある。このため、
従来非同期入力信号をクロツク信号に同期化する
同期化回路が用いられて来た。
内部の信号の伝搬はクロツク信号に同期して行わ
れる。しかし、デイジタル回路網の外部から入力
される信号（以後、非同期入力信号と称す）はク
ロツク信号とは無関係な任意のタイミングで到来
することが多い。非同期入力信号をデイジタル回
路網内部で使用する場合、これをクロツク信号に
同期化して内部に取込む必要がある。このため、
従来非同期入力信号をクロツク信号に同期化する
同期化回路が用いられて来た。
第３図は同期化回路の論理回路図、第４図は第
３図の第１の双安定回路のMOSトランジスタ回
路図、第５図は従来技術による第４図に示す第１
の双安定回路の入出力特性図である。
３図の第１の双安定回路のMOSトランジスタ回
路図、第５図は従来技術による第４図に示す第１
の双安定回路の入出力特性図である。
同期化回路は、第１の同期化クロツクφ1によ
る第１の同期化期間（第１の同期化クロツクφ1
が“Ｈ”の区間）を有する第１の双安定回路１１
と、第２の同期化クロツクφ2による第２の同期
化期間（第２の同期化クロツクφ2が“Ｈ”の区
間）を有する第２の双安定回路１２とで構成され
ている。従来、第１の双安定回路１１のMOSト
ランジスタM1〜M4で構成される正帰還回路は第
５図に示すように、入出力特性VIN1−VIN2，V1−
V2が対称になるように設計されており、平衡点
１４においては出力端P1，P2の電位V1，V2は同
一の電位Vmとなるように設定されている。ま
た、第２の双安定回路１２も第１の双安定回路１
１と同様に設計され、第２の双安定回路１２の入
力論理しきい値は第１の双安定回路１１の平衡点
１４の電位Vmと同一になるように設定されてい
る。
る第１の同期化期間（第１の同期化クロツクφ1
が“Ｈ”の区間）を有する第１の双安定回路１１
と、第２の同期化クロツクφ2による第２の同期
化期間（第２の同期化クロツクφ2が“Ｈ”の区
間）を有する第２の双安定回路１２とで構成され
ている。従来、第１の双安定回路１１のMOSト
ランジスタM1〜M4で構成される正帰還回路は第
５図に示すように、入出力特性VIN1−VIN2，V1−
V2が対称になるように設計されており、平衡点
１４においては出力端P1，P2の電位V1，V2は同
一の電位Vmとなるように設定されている。ま
た、第２の双安定回路１２も第１の双安定回路１
１と同様に設計され、第２の双安定回路１２の入
力論理しきい値は第１の双安定回路１１の平衡点
１４の電位Vmと同一になるように設定されてい
る。
第６図は従来技術による第３図に示す同期化回
路のタイミングチヤートである。
路のタイミングチヤートである。
非同期入力信号INが低レベル（以下“Ｌ”と
略記する）になると反転信号は高レベル（以
下、“Ｈ”と略記する）へ遷移する。この場合非
同期入力信号INの入力タイミングがクロツクφ1
が“Ｌ”に変化する時刻t3より充分前である場合
（時刻t1）は、実線で示すように、第１の双安定
回路１１の出力端P1，P2の電位V1，V2はそれぞ
れ“Ｌ”、“Ｈ”に遷移し、反転動作が完了する。
これにより、第１の双安定回路１１は安定状態に
達したためクロツクφ1が“Ｌ”になつた時刻t3以
降も状態は変わらない。したがつて、クロツク
φ2が“Ｈ”に変化するとともに第２の双安定回
路１２の状態が反転させられる（すなわち出力端
P3，P4の電位V3，V4はそれぞれ“Ｈ”、“Ｌ”に
変化させられる）。非同期入力信号INが“Ｈ”に
変化する場合も同様の動作により第１および第２
の双安定回路１１，１２は反転され、非同期入力
信号INのクロツク同期化は正常に行なわれる。
略記する）になると反転信号は高レベル（以
下、“Ｈ”と略記する）へ遷移する。この場合非
同期入力信号INの入力タイミングがクロツクφ1
が“Ｌ”に変化する時刻t3より充分前である場合
（時刻t1）は、実線で示すように、第１の双安定
回路１１の出力端P1，P2の電位V1，V2はそれぞ
れ“Ｌ”、“Ｈ”に遷移し、反転動作が完了する。
これにより、第１の双安定回路１１は安定状態に
達したためクロツクφ1が“Ｌ”になつた時刻t3以
降も状態は変わらない。したがつて、クロツク
φ2が“Ｈ”に変化するとともに第２の双安定回
路１２の状態が反転させられる（すなわち出力端
P3，P4の電位V3，V4はそれぞれ“Ｈ”、“Ｌ”に
変化させられる）。非同期入力信号INが“Ｈ”に
変化する場合も同様の動作により第１および第２
の双安定回路１１，１２は反転され、非同期入力
信号INのクロツク同期化は正常に行なわれる。
しかしながら、非同期入力信号INの変化のタ
イミングがクロツクφ1が“Ｌ”に変化する時刻t3
の直前、例えば時刻t2である場合は、破線部で示
すように、第１の双安定回路１１はクロツクφ1
の期間中に反転動作が完了せず、出力端P1，P2
の電位V1，V2は平衡点１４の電位Vmで示され
る中間レベル“Ｅ”となる。このため、第２の双
安定回路１２の出力端P3，P4の電位V3，V4も、
前述したようにその入力論理しきい値が平衡点１
４の電位Vmと同一になるように設定されている
ため、同じく中間レベル“Ｅ”となり、その状態
が安定状態に達しない。このような場合、第１、
第２の双案定回路１１，１２は安定状態ａ、ｃに
移行することなく、非安定状態である中間レベル
“Ｅ”（状態ｂ）に長期間止まるあるいはこの中間
Ｖレベル“Ｅ”が内部回路へ侵入する確率が高く
なる。
イミングがクロツクφ1が“Ｌ”に変化する時刻t3
の直前、例えば時刻t2である場合は、破線部で示
すように、第１の双安定回路１１はクロツクφ1
の期間中に反転動作が完了せず、出力端P1，P2
の電位V1，V2は平衡点１４の電位Vmで示され
る中間レベル“Ｅ”となる。このため、第２の双
安定回路１２の出力端P3，P4の電位V3，V4も、
前述したようにその入力論理しきい値が平衡点１
４の電位Vmと同一になるように設定されている
ため、同じく中間レベル“Ｅ”となり、その状態
が安定状態に達しない。このような場合、第１、
第２の双案定回路１１，１２は安定状態ａ、ｃに
移行することなく、非安定状態である中間レベル
“Ｅ”（状態ｂ）に長期間止まるあるいはこの中間
Ｖレベル“Ｅ”が内部回路へ侵入する確率が高く
なる。
上述したように、従来のこの種の同期化回路
は、非同期入力信号のタイミングによつては双安
定回路の平衡点である中間レベルが内部回路まで
伝搬し、誤動作を多発するという重大な問題点が
あつた。
は、非同期入力信号のタイミングによつては双安
定回路の平衡点である中間レベルが内部回路まで
伝搬し、誤動作を多発するという重大な問題点が
あつた。
本発明の目的は、誤動作を起こす確率の小さい
安定した同期化回路を提供することにある。
安定した同期化回路を提供することにある。
本発明は、平衡点出力を２種の異なる電位とな
るように構成し、第２の双安定回路の入力論理し
きい値をこれら２種の異なる電位の中間になるよ
うに構成して、非同期入力を受ける第１の双安定
回路が安定状態に達せず平衡点中間レベルに止つ
た場合には、第２の双安定回路はその状態を変化
しないようにしたものである。
るように構成し、第２の双安定回路の入力論理し
きい値をこれら２種の異なる電位の中間になるよ
うに構成して、非同期入力を受ける第１の双安定
回路が安定状態に達せず平衡点中間レベルに止つ
た場合には、第２の双安定回路はその状態を変化
しないようにしたものである。
以下、本発明の実施例について添付図面を参照
して説明する。
して説明する。
第１図は本発明による第４図に示す第１の双安
定回路の入出力特性図、第２図は本発明による第
３図に示す同期化回路のタイミングチヤート、第
３図は同期化回路の論理回路図、第４図は第３図
の第１の双安定回路のMOSトランジスタ回路図
である。
定回路の入出力特性図、第２図は本発明による第
３図に示す同期化回路のタイミングチヤート、第
３図は同期化回路の論理回路図、第４図は第３図
の第１の双安定回路のMOSトランジスタ回路図
である。
第３図ならびに第４図において、第１の双安定
回路１１の正帰還回路を構成するMOSトランジ
スタM1〜M4は、その抵抗M1R〜M4Rの比M1R：
M3R、M2R：M4Rを異なる値に設定されるか、あ
るいはMOSトランジスタM3，M4の入力論理し
きい値を異なる値に設定されており、第１図に示
すように、第１の双安定回路１１の出力端P1，
P2の電位V1，V2は、平衡点１３においては２種
の異なる電位Vm1，Vm2となるように構成さて
いる。また、第２の双安定回路１２の入力論理し
きい値は前記２種の電位Vm1，Vm2の中間にな
るように設定さている。
回路１１の正帰還回路を構成するMOSトランジ
スタM1〜M4は、その抵抗M1R〜M4Rの比M1R：
M3R、M2R：M4Rを異なる値に設定されるか、あ
るいはMOSトランジスタM3，M4の入力論理し
きい値を異なる値に設定されており、第１図に示
すように、第１の双安定回路１１の出力端P1，
P2の電位V1，V2は、平衡点１３においては２種
の異なる電位Vm1，Vm2となるように構成さて
いる。また、第２の双安定回路１２の入力論理し
きい値は前記２種の電位Vm1，Vm2の中間にな
るように設定さている。
次に本実施例の動作を第２図のタイミングチヤ
ートを参照しながら説明する。
ートを参照しながら説明する。
非同期入力信号INの変化のタイミングがクロ
ツクφ1（第１の同期化信号）が“Ｌ”に変化する
時刻t3より充分前である場合（時刻t1）には、同
期化回路の動作は前述した従来技術の場合と同様
に正常動作する。
ツクφ1（第１の同期化信号）が“Ｌ”に変化する
時刻t3より充分前である場合（時刻t1）には、同
期化回路の動作は前述した従来技術の場合と同様
に正常動作する。
非同期入力信号INの変化のタイミングがクロ
ツクφ1が“Ｌ”に変化する時刻t3の直前、例えば
t2である場合には、破線部で示すように、第１の
双安定回路１１は従来技術の場合と同様にクロツ
クφ1の期間中に反転動作が完了せず、出力端P1，
P2の電位V1，V2は平衡点１３の電位Vm1，Vm2
で示されるそれぞれの中間レベル“Ｅ”となる。
しかしながら、ここで、第２の双安定回路１２の
入力論理しきい値は前述したように前記２種の電
位Vm1，Vm2の中間の値に設定されているので、
第１の双安定回路１１の出力端P1，P2の電位V1，
V2がそれぞれ中間レベル“Ｅ”の電位Vm1，
Vm2に止つている状態でクロツクφ2（第２の同期
化信号）が“Ｈ”となつても、第２の双定回路１
２は、従来技術の場合とは異なり、その状態を変
えることがない。このような状態で次のクロツク
φ1，φ2が入力すると、先づ第１の双安定回路１
１の状態が非安定状態を脱し、出力端P1，P2の
電位V1，V2が中間レベル“Ｅ”からそれぞれ
“Ｌ”、“Ｈ”に遷移し、これにより、第２の双安
定回路１２の状態が変わり、出力端P3，P4の電
位V3，V4がそれぞれ“Ｈ”、“Ｌ”に遷移する。
すなわち、正常な動作が行なわれる。
ツクφ1が“Ｌ”に変化する時刻t3の直前、例えば
t2である場合には、破線部で示すように、第１の
双安定回路１１は従来技術の場合と同様にクロツ
クφ1の期間中に反転動作が完了せず、出力端P1，
P2の電位V1，V2は平衡点１３の電位Vm1，Vm2
で示されるそれぞれの中間レベル“Ｅ”となる。
しかしながら、ここで、第２の双安定回路１２の
入力論理しきい値は前述したように前記２種の電
位Vm1，Vm2の中間の値に設定されているので、
第１の双安定回路１１の出力端P1，P2の電位V1，
V2がそれぞれ中間レベル“Ｅ”の電位Vm1，
Vm2に止つている状態でクロツクφ2（第２の同期
化信号）が“Ｈ”となつても、第２の双定回路１
２は、従来技術の場合とは異なり、その状態を変
えることがない。このような状態で次のクロツク
φ1，φ2が入力すると、先づ第１の双安定回路１
１の状態が非安定状態を脱し、出力端P1，P2の
電位V1，V2が中間レベル“Ｅ”からそれぞれ
“Ｌ”、“Ｈ”に遷移し、これにより、第２の双安
定回路１２の状態が変わり、出力端P3，P4の電
位V3，V4がそれぞれ“Ｈ”、“Ｌ”に遷移する。
すなわち、正常な動作が行なわれる。
なお、本実施例はMOSトランジスタについて
示したが、バイポーラ素子、JFET素子等のデイ
ジタル回路用の素子についても同様に適用でき
る。
示したが、バイポーラ素子、JFET素子等のデイ
ジタル回路用の素子についても同様に適用でき
る。
以上説明したように、本発明は、第１の双安定
回路の平衡点出力を２種の異なる電位となるよう
に構成し、第２の双安定回路の入力論理しきい値
がこれら２種の異なる電位の中間になるように構
成することにより非同期入力を受ける第１の双安
定回路が安定状態に達せず平衡点に止まつた場合
には、第２の双安定回路の状態は変化しないた
め、従来技術のように中間レベルが内部回路に侵
入するという誤動作は生ぜず、非同期入力の同期
化を安定して行なうことができる。
回路の平衡点出力を２種の異なる電位となるよう
に構成し、第２の双安定回路の入力論理しきい値
がこれら２種の異なる電位の中間になるように構
成することにより非同期入力を受ける第１の双安
定回路が安定状態に達せず平衡点に止まつた場合
には、第２の双安定回路の状態は変化しないた
め、従来技術のように中間レベルが内部回路に侵
入するという誤動作は生ぜず、非同期入力の同期
化を安定して行なうことができる。
第１図は本発明による第４図に示す第１の双安
定回路の入出力特性図、第２図は本発明による第
３図に示す同期化回路のタイミングチヤート、第
３図は同期化回路の論理回路図、第４図は第３図
の第１の双安定回路のMOSトランジスタ回路図、
第５図は従来技術による第４図に示す第１の双安
定回路の入出力特性図、第６図は従来技術による
第３図に示す同期化回路のタイミングチヤートで
ある。 １１……第１の双安定回路、IN……非同期入
力信号、１２……第２の双安定回路、φ1……第
１の同期化信号、１３，１４……平衡点、φ2…
…第２の同期化信号、P1〜P4……出力端、M1〜
M4……MOSトランジスタ。
定回路の入出力特性図、第２図は本発明による第
３図に示す同期化回路のタイミングチヤート、第
３図は同期化回路の論理回路図、第４図は第３図
の第１の双安定回路のMOSトランジスタ回路図、
第５図は従来技術による第４図に示す第１の双安
定回路の入出力特性図、第６図は従来技術による
第３図に示す同期化回路のタイミングチヤートで
ある。 １１……第１の双安定回路、IN……非同期入
力信号、１２……第２の双安定回路、φ1……第
１の同期化信号、１３，１４……平衡点、φ2…
…第２の同期化信号、P1〜P4……出力端、M1〜
M4……MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１のクロツク信号による第１の同期化期間
を有する第１の双安定回路と、 第２のクロツク信号による第２の同期化期間を
有し前記第１の双安定回路の相補性出力を入力と
する第２の双安定回路と を備える同期化回路において、 前記第１の双安定回路の平衡点出力は２種の異
なる電位に設定され、 前記第２の双安定回路の入力論理しきい値は前
記第１の双安定回路の平衡点出力電位の中間に設
定された ことを特徴とする同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015879A JPS61174811A (ja) | 1985-01-30 | 1985-01-30 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015879A JPS61174811A (ja) | 1985-01-30 | 1985-01-30 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174811A JPS61174811A (ja) | 1986-08-06 |
| JPH0462493B2 true JPH0462493B2 (ja) | 1992-10-06 |
Family
ID=11901072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015879A Granted JPS61174811A (ja) | 1985-01-30 | 1985-01-30 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174811A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047658A (en) * | 1990-06-01 | 1991-09-10 | Ncr Corporation | High frequency asynchronous data synchronizer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136033A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Complementary mos integrated circuit |
-
1985
- 1985-01-30 JP JP60015879A patent/JPS61174811A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136033A (en) * | 1980-03-26 | 1981-10-23 | Nec Corp | Complementary mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61174811A (ja) | 1986-08-06 |
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