JPH04233827A - デジタル−アナログ変換器を平均するｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、パルス密度デジタル−
アナログ変換またはパルス密度アナログ−デジタル変換
として使用されるデジタル−アナログ変換器を平均する
ＣＭＯＳ回路に関する。 【０００２】 【従来の技術】用語「パルス密度変調」の代りに、用語
「信号デルタ変調」がしばしば使用される。最も簡単な
形式において、この平均回路はパルス密度変調された信
号を供給されるシフトレジスタを含み、その出力信号が
加算回路を介して電流または電圧信号として結合される
。和出力は一般に電流信号としてキャパシタに供給され
る所望の平均信号を供給する。 【０００３】信号の両位相は個々のシフトレジスタセル
から取出されるならば、同位相分と逆位相分は加算され
、その２つの加算の差が形成される。その差は所望の平
均信号を示すが、一定のＤＣ成分はない（図１参照）。 パルス密度変調された信号の高いクロック速度により、
次のような回路または信号特性が平均を妨害する：・個
々の信号の状態変化の瞬間の変化は回路不平衡、位相ジ
ッタ、またはデータヒストリによって生じることができ
る。・個々の信号の振幅変化は例えば信号雑音またはス
プリアス信号により生じることができる。 【０００４】回路不平衡の効果は例えば前縁および後縁
を変化させ、データヒストリの効果はシフトレジスタセ
ルと共同するゲート回路によって妨害される。ゲート回
路は各データ間隔から短いゲート間隔を分離させるので
、平均はこの一時的に短縮された信号によって実行され
る。データヒストリに関係なく各論理１は論理０レベル
からスタートする分離パルスを示す。したがって、前縁
および後縁の非対称はもはや分布効果を有することはな
く、各信号は論理０で始めるので、データヒストリもま
た全く生じない。「ゲート」と呼ばれるこの方法は、残
念ながら、位相変化が短縮されたゲート間隔よりも大き
い効果があるので、位相ジッタの感度を増加させる。 【０００５】欧州特許ＥＰ−Ａ−０　３３５　９８８　
（ＵＳ　ＳＮ　３２１，５９３）号明細書によると、ゲ
ート間隔に関する位相ジッタの不利な効果はシフトクロ
ックのマスター位相およびスレーブ位相の両者において
ゲートを行うことによって避けることが可能である。こ
れを達成するために、全ゲートのＱ出力からの信号は加
算され、Ｑ´出力からの信号も加算される（図２参照）
。マスターおよびスレーブ位相を含むことによって、ゲ
ートクロックの位相変化は補償される。例えば、マスタ
ー位相のゲート間隔が長過ぎるならば、スレーブ位相の
ゲート間隔は自動的に対応して短くなる（図３参照）。 高い分解能の変換器には高いクロック感度が必要である
。 【０００６】 【発明が解決しようとする課題】欧州特許ＥＰ−Ａ−０
　３３５　９８８号明細書はさらに各信号対する別々の
信号源を使用することによって個々の信号の振幅をのよ
り均一にすることの可能な方法を開示している。マスタ
ーおよびスレーブセルの論理状態とゲート信号は別々の
信号源に対する各ゲート回路の信号路だけを制御する。 各ゲート回路は直列接続の２つの電子スイッチを含む。 第１の電子スイッチはゲート間隔外に信号源を中性ゲー
ト出力に接続し、ゲート間隔中には第２の電子スイッチ
の入力に接続する。第１の電子スイッチは供給されるゲ
ート信号に対するクロック依存制御入力によって制御さ
れ、第２の電子スイッチは関係するマスターまたはスレ
ーブセルのＱおよびＱ´出力に接続されるデータ依存制
御入力によって制御される。第２の電子スイッチの２つ
の出力端子はゲート回路のＱおよびＱ´端子を形成する
。 【０００７】電流は切換えたり加算することが容易であ
るため、全信号源は共通バイアス電源に全て接続された
別々の定電流源によって構成される。ゲート回路の全Ｑ
´端子は電流差段として作用する電流ミラーの入力に接
続される共通の第１のバスに結合される。同様にゲート
回路の全Ｑ端子は取出されることができる差電流のノー
ドであり電流ミラーの出力に接続されている共通の第２
のバスに結合される。中性ゲート端子の全ては中性電流
シンクに接続されるゲートバスを介して結合される。 【０００８】ゲートクロックはシフトクロックと同期し
ているが、信頼できるデータ転送のため一定量だけシフ
トクロックと位相が異なる。したがって、全マスターセ
ルが中性電流シンクに接続されているとき、全スレーブ
セルは電流差段または中性電流シンクのいずれかに接続
され、或いは全スレーブセルが中性電流シンクに接続さ
れているとき、全マスターセルは電流差段または中性電
流シンクのいずれかに接続される。 【０００９】欧州特許ＥＰ−Ａ−０　３３５　９８８号
明細書において電流差段はｐｎｐトランジスタ電流ミラ
ーによって形成されている。その入力および出力はＱバ
スおよびＱ´バスにそれぞれ接続される。差電流は平均
信号としてＱ´バスから取出されることができる（図２
参照）。 【００１０】バイポーラ技術で構成されるこの従来の回
路装置をＣＭＯＳ技術に特に高いクロック速度で変換さ
せることは容易ではない。これは、バイポーラトランジ
スタと対照的に、たとえＭＯＳトランジスタが理想的な
電流比を有するとしても、伝送された電流から取出され
なければならないベース電流がないためである。ＭＯＳ
トランジスタの主な欠点は２乗電流特性ＩＤＳ＝β（Ｕ
ＧＳ−ＵＴ　）２　　　　【００１１】および比較的大
きいゲートソースキャパシタパンスである。もし高周波
数電流がミラーされなければならないと、これはＭＯＳ
電流ミラーの非常に不利な影響を有する。その場合、入
力電流の一部は電流ミラートランジスタのゲートソース
キャパシタパンスの電荷を反転するために使用される。 ゲートソース電圧はドレイン電流の平方根に比例し、ゲ
ート電流はゲートソース電圧の変化に比例するので、電
流ミラーの出力トランジスタのドレイン電流は歪み、そ
の歪みは周波数が増加するにつれて増加する。高いクロ
ック周波数によるパルス密度変調された信号の場合、こ
の歪みは信号混合によって有用な信号バンド内にある。 【００１２】したがって、本発明によって解決されるべ
き問題は上述のＭＯＳ電流ミラーの欠点を回避するデジ
タル−アナログ変換器を平均するＣＭＯＳ回路を提供す
ることである。 【００１３】上記問題の実際の解決法以外に、本発明に
より得られる別の利点は回路は個々のＭＯＳ電流源の１
／ｆ雑音および電流源基準電圧の低周波数雑音に不感で
あることである。 【００１４】 【課題を解決するための手段】本発明によれば、この問
題は前記のようなデジタル−アナログ変換器を平均する
回路をＣＭＯＳ回路によって構成し、それにおいて電流
ミラーの入力はゲートバスに接続され、その出力はＱま
たはＱ´バスに接続され、電流ミラーは差電流の値がデ
ータ信号のデータ基準レベルでゼロであるように定めら
れた電流スケール係数を有していることを特徴とする。 【００１５】 【実施例】図１は４段のシフトレジスタ　ｓｒ　を有す
る既知の平均デジタル−アナログ変換器の簡単な実施例
を示す。その直列入力は２進コードのパルス密度変調信
号のデータ信号ｄを供給される。全シフトレジスタセル
のＱおよびＱ´出力は第１の加算器　ｓ１　および第２
の加算器　ｓ２　にそれぞれ接続される。各セルの出力
電位から、各データ依存セル電流　ｉ１　、ｉ２、ｉ３
、ｉ４は抵抗Ｒ（破線で図示）によって取出されること
が可能である。２個の加算器　ｓ１，ｓ２の出力は差電
流ｉｄを形成する減算器　ｓｂ　に結合される。この差
電流　ｉｄ　は平均出力信号として作用し、その値はデ
ータ信号ｄの４つの連続する論理状態の平均値に比例す
る。 【００１６】一般に、差電流　ｉｄ　はキャパシタｃに
よって積分される積分出力信号としてキャパシタ電圧　
ｕｃ　が現れる。２つの加算器　ｓ１，ｓ２および減算
器　ｓｂ　はもちろん電圧信号の処理に適応されること
ができる。シフトレジスタ　ｓｒ　はクロック信号　ｃ
ｌ　によって制御され、そのパルス速度はデータ信号ｄ
のビット速度に等しい。 【００１７】図２は欧州特許ＥＰ−Ａ−０　３３５　９
８８号明細書から知られている改良された実施例を示す
。シフトレジスタｓｒは連続するマスターセルＭおよび
スレーブセルＳに分割される。マスターおよびスレーブ
セルは一般に重複しない２相クロックを形成する第１の
シフトクロック　ｃ１　および第２のシフトクロック　
ｃ２　によってそれぞれ制御される。マスターセルＭお
よびスレーブセルＳのＱおよびＱ´出力の使用によって
、平均に必要な信号の数は図１に示された信号の数の２
倍である。 【００１８】各マスターセルＭおよびスレーブセルＳは
ゲート回路ｇを有し、各シフトレジスタセルのＱおよび
Ｑ´出力に接続されるデータ依存制御入力を有する。各
ゲート回路ｇはさらにクロック依存制御入力を有し、そ
れに２つのシフトクロック　ｃ１，ｃ２と同じ周波数の
第１のゲートクロック　ｃ３　および第２のゲートクロ
ック　ｃ４からなる重複する２相クロックが供給される
。２つのゲートクロックは２つのシフトクロックに関係
して位相遅延されるので、ゲート期間はシフト位相に入
らない。 【００１９】全ゲート回路ｇのＱ出力　Ｑ　　はＱバス
　ｓｑ　に接続され、Ｑ´出力　Ｑ’　はＱ´バス　ｓ
ｑ’に接続される。簡明にするために図２では示されて
いないが、各ゲート回路ｇは別々の定電流源を有し、そ
の電流はＱ出力　Ｑ　　またはＱ´出力　Ｑ’　、或い
はゲートの位置に依存する中性ゲート出力のいずれかに
伝送される。この中性ゲート出力はゲートバス　ｓｑ　
（図４参照）を介して中性電流シンクとして作用する正
の電源端子に接続される。 【００２０】Ｑ´和電流　ＩＱ’は２つの同じｐｎｐト
ランジスタから構成する電流ミラー　ｃｍの入力に供給
される。この電流ミラー　ｃｍ　の出力端子はＱバス　
ｓｑ　に接続されるので、Ｑ´和電流　ＩＱ’とＱ和電
流　ＩＱ　の差がノードで形成される。したがって、差
電流　ｉｄ　は出力信号としてＱバス　ｓｑ　と一致す
るこのノードから取出されることが可能である。 【００２１】伝送動作中、２つのゲートクロック　ｃ３
，ｃ４に対して、各定電流の分割はその和に変化がない
ことが重要である。２つのゲートクロックｃ３，ｃ４に
依存する電流積分をできるだけ等しくさせるために、２
つの転移エッジにより生じた電流分割は転移点Ｅ付近で
左右対称であり（図３参照）、電流は転移点Ｅで半分で
なければならない。これは形状、時間変化、転移エッジ
の位相位置を決定する。 【００２２】定電流は均等でなく加重されると、それは
平均に関して重要である。有利な加重はシフトレジスタ
　ｓｒ　の中央からスタートし外側のほうに向って減少
する対称加重であり、三角加重は特に有効である。しか
しながら、ミラー対称の観点からすると互いに関係する
マスターセルＭおよびスレーブセルＳは加重の任意の差
を示してはいけない。例えば、シフトレジスタｓｒの最
初のマスターセルおよび最終のスレーブセルはミラー対
称の観点から共に同じである。マスターセルＭおよびス
レーブセルＳに接続されたゲート回路によって生じた位
相ジッタの補償は図３のタイミング図によって詳細に説
明される。 【００２３】図３において、第１および第２の行は第１
のシフトクロック　ｃ１　および反転した第２のシフト
クロック　ｃ２　を示し、そのクロック速度は第３の行
で示されているデータ信号ｄのビット速度と一致する。 マスターセルＭを制御する第１のシフトクロック　ｃ１
　の活性（正）位相はデータ信号ｄが安定状態に達する
まで開始しない。第４の行で示された第１のゲートクロ
ック　ｃ３　の活性（正）位相によって、マスターセル
Ｍと関係する全ゲート回路ｇは電流差段に接続され、第
４の線で示された第２のゲートクロックｃ４の活性（正
）位相によって、スレーブセルＳの全ゲート回路ｇは電
流差段に接続される。全出力電流の代りに、第１のマス
ターセルＭと関係するＱ出力電流　ｉＱＭは図３の第６
の行に示され、第１のスレーブセルＳと関係するＱ出力
電流　ｉＱＳは第７の行に示されている。 【００２４】Ｂの領域においては、ゲートクロックｃ３
，ｃ４　は妨害されないが、領域Ｈにおいては、第１お
よび第２のゲートクロック　ｃ３，ｃ４は状態を変化さ
せる瞬間は時間間隔　ｄｔ　だけ誤っている。同様に、
マスター部分におけるＱ出力電流　ｉＱＭは時間間隔　
ｄｔ　だけ短縮され、スレーブ部分におけるＱ出力電流
　ｉＱＳは同じ時間間隔　ｄｔだけ長くされる。しかし
ながら、２つのＱ出力電流の和により、電流の全時間は
変化しないので、位相エラーは次の平均に全く影響を与
えない。 【００２５】図３の方形波信号として概略的に示された
第１および第２のゲート信号　ｃ３，ｃ４の転移領域は
概略的波形の右側に詳細に示されている。２つの転移エ
ッジは転移点Ｅで交差し、さらに電流分割のために対称
軸ｓを決定する。したがって、転移点Ｅの重複および位
置は定電流の分割のみが生じ、減衰或いは抑制すら生じ
ないことを保証しなければならない。 【００２６】図４で示された本発明の好ましい実施例の
部分回路図は図１および図２の多くの基本素子を含み、
それらの素子は同様の参照文字を付しているので、再び
詳細に説明する必要はない。第１および第２のゲート回
路　ｇ１，ｇ２と関係する全体のシフトレジスタ装置　
ｓｒ　の第１のマスターセルＭおよびスレーブセルＳだ
けが図４に示されている。データ信号ｄは逆相信号ｄお
よびｄ´としてマスターセルＭとして作用する第１のＤ
フリップフロップのＤおよびＤ´入力にそれぞれ供給さ
れる。スレーブセルＳとして作用する第２のＤフリップ
フロップ等はこの第１のＤフリップフロップに接続され
、以下同様の接続である。マスターおよびスレーブセル
のクロック入力は２相クロックを形成する第１および第
２のシフトクロックｃ１，ｃ２　をそれぞれ供給される
。 【００２７】マスターセルＭはｎチャンネルトランジス
タ　ｔ１　および定電流源基準電位　Ｕ１によって定電
流　ｉｑ　を発生する第１の定電流源　ｑ１　を有する
。この定電流　ｉｑ　は第１のゲート回路　ｇ１の端子
１に供給され、ゲートスイッチとして作用するｎチャン
ネルトランジスタ　ｔ２　またはｔ３によって第１のゲ
ート出力、すなわち端子２に、或いは第２または第３の
ゲート出力、すなわち端子３または４のいずれかにそれ
ぞれ伝送される。端子３、４はそれぞれ第１のゲート回
路ｇ１のＱ出力　ＱとＱ´出力　Ｑ’　である。このゲ
ート出力の開放はデータ信号ｄではなくゲートクロック
のみに応じるので、端子２はまた「中性ゲート出力」と
呼ばれている。 【００２８】端子３、４は第２のゲートスイッチとして
作用するｎチャンネルトランジスタ対　ｔ４，ｔ５のド
レイン端子に結合される。その共通ソースの端子はトラ
ンジスタ　ｔ３　のドレイン端子に接続される。トラン
ジスタｔ４，ｔ５のゲート端子は第１のゲート回路　ｇ
１　の端子５、６をそれぞれ形成し、マスターセルＭの
ＱおよびＱ´出力にそれぞれ接続されるので、端子５、
６は第１のゲート回路　ｇ１　のデータ依存制御入力を
形成することができる。 【００２９】トランジスタ　ｔ２，ｔ３のゲート端子は
第１のゲート回路ｇ１　の端子７、８をそれぞれ形成し
、第１および第２のゲート信号　ｃ３，ｃ４をそれぞれ
供給されるので、端子７、８は第１のゲート回路　ｇ１
　のクロック依存制御入力を形成することができる。ｎ
チャンネルトランジスタ　ｔ２　乃至ｔ５は定電流　ｉ
ｑ　を３つのゲート出力、すなわち端子２、３、または
４のいずれかに切換える。 【００３０】スレーブセルＳと関係する第２のゲート回
路　ｇ２　の内外配線はｎチャンネルトランジスタ　ｔ
２，ｔ３の駆動回路網を除いて第１のゲート回路　ｇ１
　の配線と一致している。第２のゲート回路　ｇ２　に
おいて、ｎチャンネルトランジスタ　ｔ２，ｔ３のゲー
ト端子は第２のゲート回路　ｇ２　の端子８、７にそれ
ぞれ接続されるので、第２および第１のゲートクロック
　ｃ４，ｃ３をそれぞれ供給される。 全ゲート回路の相互接続された端子２はｐチャンネルト
ランジスタ　ｔ６　乃至ｔ９から構成する電流ミラーｃ
ｍ　の入力に接続されるゲートバス　ｓｇ　を形成する
。全ゲート回路の相互接続された端子４は差電流を形成
する電流ミラー　ｃｍ　の出力端子に接続されるＱ´バ
スｓｑ’を形成する。電流ミラー　ｃｍ　は好ましくは
０．５　の電流スケール係数を有する。全ゲート回路の
相互接続された端子３は電流シンクとして作用する任意
の値でよい正の供給電位　Ｕｄ’に接続されるＱバス　
ｓｑ　に結合される。このバス　ｓｑ　の和電流は差電
流ｉｄを形成するために使用されない。 【００３１】この装置の重要な利点は、電流ミラー　ｃ
ｍ　は全定電流源ｑ１，ｑ２．．．　の和電流のちょう
ど半分程度である一定和電流　Ｉｇ　をその入力で生じ
させることである。結果的に、ミラーされた電流　Ｉｇ
／２　もまた定電流である。マスターまたはスレーブ部
分のデータ依存Ｑ´出力電流　ｉＱ’Ｍ　または　ｉＱ
’Ｓ　は、クロック位相に依存してこの電流ミラー出力
電流　Ｉｇ／２　から減算される。差電流　ｉｄ　は結
果的に生じた信号としてＱ´バス　ｓｑ’から取出され
ることが可能である。 【００３２】電流スケール係数は差電流　ｉｄ　がゼロ
になるデータ基準レベルによって決定される。このデー
タ基準レベルより低いデータ信号ｄの値の範囲と値の全
範囲によって形成された比率は電流スケール係数を示す
。値の共通対称範囲は０．５　の電流スケール係数を与
える。 【００３３】ＤＣオフセット電流を有する電流ミラー出
力を負荷することによって、値の範囲の非対称は抑制さ
れ、電流スケール係数に考慮されなければならない。制
限する場合、例えば、ＤＣオフセット電流は和電流の半
分　Ｉｇ／２　に等しく、データ基準レベルが値の全範
囲の真中に位置するならば、電流ミラー　ｃｍ　は全く
電流スケール係数を与えない。図４の回路の特に利点と
するものは、和電流　Ｉｇ　の雑音が全ｎチャンネルの
定電流源トランジスタ　ｔ１　の全ゲート面積によって
決定されるので、ｎチャンネルソース　ｑ１，ｑ２．．
．　の妨害１／ｆ雑音が減少されることである。低周波
数雑音成分は和電流　Ｉｇ　とだけではなくゲート回路
　ｇ１，ｇ２のＱ´出力電流　ｉＱ’Ｍ　、ｉＱ’Ｓと
もビート（唸り）を生じるので、それらが互いに部分的
に補償する。補償の効果は駆動依存性である。生じた１
／ｆ雑音成分は差電流ｉｄの大きさに直接比例する。可
聴周波信号において、雑音はほとんど感知できないので
、これは非常に有効である。同様に、電流源基準電位　
Ｕ１　の低周波数雑音は定電流源和電流とミラー電流と
の結合効果によって補償される。雑音に対するｐチャン
ネル電流ミラー　ｃｍ　の貢献は定電流源　ｑ１，ｑ２
．．．　の貢献と比較して小さい。１／ｆ雑音の上述の
補償はビット速度が１／ｆ雑音の周波数範囲と比較して
非常に速いことを予想させる。 【００３４】電流ミラー　ｃｍ　は入力のｐチャンネル
カスコードトランジスタ　ｔ８　および出力のｐチャン
ネルカスコードトランジスタ　ｔ９　を含む。これらの
トランジスタのゲート端子はゲート基準電位　Ｕ２　に
接続される。後者はダイオード接続されたｐチャンネル
トランジスタ　ｔ１０によって形成され、その共通ゲー
トソース端子は補助定電流源　ｇｈ　からの定電流を供
給される。この補助定電流源　ｇｈ　はｎチャンネルト
ランジスタ　ｔ１１によって形成され、そのゲート端子
は電流源基準電位　Ｕ１　に接続される。電流ミラー　
ｃｍ　の底端部はトランジスタ　ｔ６，ｔ７のソース端
子により形成され、トランジスタ　ｔ１０のソース端子
と共に正の供給電位　Ｕｄ　に結合される。差電流　ｉ
ｄ　の駆動範囲は＋／−（　Ｉｇ／２　）、すなわち電
流ミラー　ｃｍ　の出力電流　Ｉｇ／２　の駆動範囲の
２倍である。電流ミラー　ｃｍ　が電流　Ｉｇ／２　を
供給する付加的な出力を供給されるならば、この端子は
反転した差電流を形成するためにＱバス　ｓｑ　と共に
使用されることが可能である。

【図面の簡単な説明】

【図１】パルス密度変調信号を平均する従来の回路のブ
ロック図。

【図２】図１の回路を改良した従来の回路のブロック図
。

【図３】図２の回路のタイミング図。

【図４】本発明の好ましい実施例の回路図。

【符号の説明】

ｓｒ…シフトレジスタ、Ｍ…マスターセル、Ｓ…スレー
ブセル、ｃ１，ｃ２　…シフトクロック、ｃ３，ｃ４　
…ゲートクロック、ｄ…データ信号、ｇ１，ｇ２　…ゲ
ート回路、ｑ１，ｑ２　…定電流源、Ｑ，Ｑ’…ゲート
出力、ｓｑ…Ｑバス、ｓｇ…ゲートバス、ｃｍ…電流ミ
ラー、ｉｄ…差電流、ｔ６−ｔ９　…トランジスタ、Ｕ
１…電流源基準電位。

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　交互に直列に接続されたマスターセル
   およびスレーブセルから構成され、シフトクロックによ
   って制御されるシフトレジスタを含み、前記シフトレジ
   スタの直列入力はパルス密度変調された信号であるデー
   タ信号を供給され、各マスターセルおよび各スレーブセ
   ルはゲート回路およびこのゲート回路と共同して動作し
   、ゲートのそれぞれの位置に依存して３つのゲート出力
   のいずれかに接続される定電流源を有し、各ゲート回路
   のデータ依存制御入力はマスターまたはスレーブセルの
   ＱおよびＱ´出力に接続され、各ゲート回路のクロック
   依存制御入力はゲートクロックを供給され、ゲート回路
   の全てのＱ出力、Ｑ´出力、および中性出力はＱバス、
   Ｑ´バス、およびゲートバスにそれぞれ結合され、電流
   ミラーは出力信号として作用する差電流を形成するため
   に前記３つのバスの２つに接続されているデジタルーア
   ナログ変換器を平均するＣＭＯＳ回路において、電流ミ
   ラーの入力はゲートバスに接続され、その出力はＱまた
   はＱ´バスに接続され、電流ミラーは差電流の値がデー
   タ信号のデータ基準レベルでゼロであるように定められ
   た電流スケール係数を有していることを特徴とするＣＭ
   ＯＳ回路。
2. 【請求項２】　　電流ミラーはｐチャンネルトランジス
   タを含み、各定電流源は少なくとも１つのｎチャンネル
   トランジスタを含むことを特徴とする請求項１記載のＣ
   ＭＯＳ回路。
3. 【請求項３】　　電流ミラーは入力におけるｐチャンネ
   ルカスコードトランジスタと、出力におけるｐチャンネ
   ルカスコードトランジスタとを含むことを特徴とする請
   求項１記載のＣＭＯＳ回路。
4. 【請求項４】　　定電流源の電流決定ｎチャンネルトラ
   ンジスタの全ゲート端子は電流源基準電位に接続されて
   いることを特徴とする請求項２記載のＣＭＯＳ回路。
5. 【請求項５】　　定電流源は加重され、その加重はミラ
   ー対称にシフトレジスタの中央からその外側に向って減
   少され、ミラー対称の観点から共に属するマスターおよ
   びスレーブセルは加重の差がないことを特徴とするＣＭ
   ＯＳ回路。
6. 【請求項６】　　定電流源の加重は三角特性を有してい
   ることを特徴とする請求項５記載のＣＭＯＳ回路。
7. 【請求項７】　　ｐチャンネルカスコードトランジスタ
   のゲート端子は補助定電流源およびダイオード接続ｐチ
   ャンネルトランジスタによって設定されたゲート基準電
   位に接続され、そのソース端子は電流ミラーの底端部と
   同じ電位であることを特徴とする請求項３記載のＣＭＯ
   Ｓ回路。
8. 【請求項８】　　シフトクロックは第１および第２のシ
   フトクロックから構成する２相クロックであり、ゲート
   クロックは第１および第２のゲートクロックから構成さ
   れた重複する２相クロックであり、第１および第２のゲ
   ートクロックの転移エッジは時間およびその位相位置と
   共に変化するように調節され、それぞれのゲート回路の
   電流分割は常にその和が不変であり、２つの転移エッジ
   により生じた電流分割は転移点に関して対称であり、定
   電流源からの電流は転移点で２つの均等部分に分割され
   ることを特徴とする請求項１記載のＣＭＯＳ回路。
9. 【請求項９】　　電流ミラーは０．５　の電流スケール
   係数を有していることを特徴とする請求項１乃至３のい
   ずれか１項記載のＣＭＯＳ回路。