JP3076821B2 - デジタル−アナログ変換器を平均するｃｍｏｓ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス密度デジタル−
アナログ変換またはパルス密度アナログ−デジタル変換
として使用されるデジタル−アナログ変換器を平均する
ＣＭＯＳ回路に関する。

【０００２】

【従来の技術】用語「パルス密度変調」の代りに、用語
「信号デルタ変調」がよく使用される。最も簡単な形式
において、この平均回路はパルス密度変調された信号が
供給されるシフトレジスタを含み、その出力信号は加算
回路を介して電流または電圧信号として結合される。和
出力は一般に電流信号としてキャパシタに供給される所
望の平均信号を供給する。

【０００３】信号の両位相が個々のシフトレジスタセル
から取出されるとき、シフトレジスタセルから取出され
る信号の同位相分と逆位相分は加算され、その２つの加
算の差が形成される。その差は所望の平均信号を示す
が、一定のＤＣ成分はない（図１参照）。

【０００４】パルス密度変調された信号の高いクロック
速度により、次のような回路または信号特性が平均化を
妨害する：・個々の信号が状態変化する瞬間の変動。こ
の変動は回路不平衡、位相ジッタ、またはデータヒスト
リすなわち先行するデータストリームのビットシーケン
スによって生じることがある。・例えば信号雑音または
スプリアス信号により生じることがある個々の信号の振
幅変化。

【０００５】回路不平衡の影響は例えば到来するデジタ
ルパルス密度変調信号の前縁および後縁を変化させ、デ
ータヒストリの効果はシフトレジスタセルに関係するゲ
ート回路によって妨害される。ゲート回路は各データ間
隔からより短いゲート間隔を分離させるので、平均化は
この一時的に短縮された信号によって実行される。デー
タヒストリに関係なく各論理１は論理０レベルからスタ
ートする分離パルスを示す。したがって、前縁および後
縁の非対称はもはや分布効果を有することはなく、各信
号は論理０で始めるので、データヒストリもまた全く生
じない。短縮されたゲート間隔よりも位相変化の方がよ
り大きい効果があるので、「ゲート処理」と呼ばれるこ
の方法は、残念ながら位相ジッタの感度を増加させる。

【０００６】欧州特許EP-A-0 335 988 (US SN 321,593)
号明細書によると、ゲート間隔に関する位相ジッタの不
利な効果はシフトクロックのマスター位相およびスレー
ブ位相の両者においてゲートを行うことによって避ける
ことが可能である。これを達成するために、全ゲートの
Ｑ出力からの信号は加算され、Ｑ´出力からの信号も加
算される（図２参照）。ゲート処理においてマスターお
よびスレーブ位相を含むことによって、ゲートクロック
の位相変化は補償される。例えば、マスター位相のゲー
ト間隔が長過ぎるならば、スレーブ位相のゲート間隔は
自動的に対応して短くなる（図３参照）。高い分解能の
変換器には高いクロック感度が必要である。

【０００７】

【発明が解決しようとする課題】欧州特許EP-A-0 335 9
88号明細書はさらに各信号に対して別々の信号源を使用
することによって個々の信号の振幅をより均一にするこ
とができる方法を開示している。マスターおよびスレー
ブセルの論理状態とゲート信号は、別々の信号源に対す
る各ゲート回路の信号路だけを制御する。各ゲート回路
は直列接続の２つの電子スイッチを含む。第１の電子ス
イッチはゲート間隔外では信号源を中立ゲート出力に接
続し、ゲート間隔中では第２の電子スイッチの入力に接
続する。第１の電子スイッチは、ゲート信号が供給され
るクロック依存制御入力によって制御され、第２の電子
スイッチは関係するマスターまたはスレーブセルのＱお
よびＱ´出力に接続されるデータ依存制御入力によって
制御される。第２の電子スイッチの２つの出力端子はゲ
ート回路のＱおよびＱ´端子を形成する。

【０００８】電流は切換えたり加算することが容易であ
るため、全信号源は共通バイアス電源に全て接続された
別々の定電流源によって構成される。ゲート回路の全Ｑ
´端子は、電流差段として作用する電流ミラーの入力に
接続される共通の第１のバスに結合される。同様にゲー
ト回路の全Ｑ端子は、電流ミラーの出力に接続されてい
る共通の第２のバスに結合され、そのノードから差電流
を取り出すことができる。中立ゲート端子の全ては、中
立電流シンクに接続されるゲートバスを介して結合され
る。

【０００９】ゲートクロックはシフトクロックと同期し
ているが、信頼できるデータ転送のため一定量だけシフ
トクロックと位相が異なる。したがって、全マスターセ
ルが中立電流シンクに接続されているとき、全スレーブ
セルは電流差段または中立電流シンクのいずれかに接続
され、或いは全スレーブセルが中立電流シンクに接続さ
れているとき、全マスターセルは電流差段または中立電
流シンクのいずれかに接続される。

【００１０】欧州特許EP-A-0 335 988号明細書において
電流差段はｐｎｐトランジスタ電流ミラーによって形成
されている。その入力および出力はＱバスおよびＱ´バ
スにそれぞれ接続される。差電流は平均信号としてＱバ
スから取出すことができる（図２参照）。

【００１１】特に高いクロック速度の場合に、バイポー
ラ技術で構成されるこの従来の回路装置をＣＭＯＳ技術
に転用することは容易ではない。バイポーラトランジス
タと対照的に、たとえＭＯＳトランジスタが理想的な電
流比を有するとしても、このことは当てはまる。伝送さ
れた電流から取出されなければならないベース電流がな
いためである。ＭＯＳトランジスタの主な欠点は２乗電
流特性 Ｉ_DS＝β（Ｕ_GS−Ｕ_T ）² および比較的大きいゲートソースキャパシタンスであ
る。

【００１２】もし高周波数電流がミラーされなければな
らないと、これはＭＯＳ電流ミラーに非常に不利な影響
を有する。その場合、入力電流の一部は電流ミラートラ
ンジスタのゲートソースキャパシタンスの電荷を反転す
るために使用される。ゲートソース電圧はドレイン電流
の平方根に比例し、ゲート電流はゲートソース電圧の変
化に比例するので、電流ミラーの出力トランジスタのド
レイン電流は歪み、その歪みは周波数が増加するにつれ
て増加する。高いクロック周波数によるパルス密度変調
された信号の場合、この歪みは信号混合によって有用な
信号バンド内に入る。

【００１３】したがって、本発明によって解決されるべ
き問題は上述のＭＯＳ電流ミラーの欠点を回避するデジ
タル−アナログ変換器を平均するＣＭＯＳ回路を提供す
ることである。

【００１４】上記問題の実際の解決法以外に、本発明に
より得られる別の利点は回路は個々のＭＯＳ電流源の１
／ｆ雑音および電流源基準電圧の低周波数雑音に不感で
あることである。

【００１５】

【課題を解決するための手段】本発明によれば、この問
題は前記のようなデジタル−アナログ変換器を平均する
回路をＣＭＯＳ回路によって構成し、それにおいて電流
ミラーの入力はゲートバスに接続され、その出力はＱま
たはＱ´バスに接続され、電流ミラーは差電流の値がデ
ータ信号のデータ基準レベルでゼロであるように定めら
れた電流スケール係数を有していることを特徴とする。

【００１６】

【実施例】図１は４段のシフトレジスタ sr を有する既
知の平均デジタル−アナログ変換器の簡単な実施例を示
す。その直列入力には２進コードのパルス密度変調信号
のデータ信号ｄが供給される。全シフトレジスタセルの
非反転出力Ｑおよび反転出力Ｑ´は第１の加算器 s1 お
よび第２の加算器 s2 にそれぞれ接続される。各セルの
出力電位から、各データ依存セル電流 i1 、i2、i3、i4
は抵抗Ｒ（破線で図示）によって取出すことが可能であ
る。２個の加算器 s1,s2の出力は差電流idを形成する減
算器 sb に結合される。この差電流 id は平均出力信号
として作用し、その値はデータ信号ｄの４つの連続する
論理状態の平均値に比例する。

【００１７】一般に、差電流 id はキャパシタｃによっ
て積分され、積分出力信号としてキャパシタ電圧 uc が
現れる。２つの加算器 s1,s2および減算器 sb はもちろ
ん電圧信号の処理に適応することができる。シフトレジ
スタ sr はクロック信号 clによって制御され、そのパ
ルス速度はデータ信号ｄのビット速度に等しい。

【００１８】図２は欧州特許EP-A-0 335 988号明細書か
ら知られている改良された実施例を示す。シフトレジス
タsrは連続するマスターセルＭおよびスレーブセルＳに
分割される。マスターおよびスレーブセルは一般に重複
しない２相クロックを形成する第１のシフトクロック c
1 および第２のシフトクロック c2 によってそれぞれ制
御される。マスターセルＭおよびスレーブセルＳのＱお
よびＱ´出力の使用によって、平均化に関係する信号の
数は図１に示された信号の数の２倍である。

【００１９】各マスターセルＭおよび各スレーブセルＳ
はゲート回路ｇを有し、このゲート回路ｇは各シフトレ
ジスタセルのＱおよびＱ´出力に接続されるデータ依存
制御入力を有する。各ゲート回路ｇはさらにクロック依
存制御入力を有し、この入力に２つのシフトクロック c
1,c2と同じ周波数の第１のゲートクロック c3 および第
２のゲートクロック c4 からなる重複する２相クロック
が供給される。２つのゲートクロックは２つのシフトク
ロックに関係して位相遅延されるので、ゲート期間はシ
フト位相に入らない。

【００２０】全ゲート回路ｇのＱ出力 Q はＱバス sq
に接続され、Ｑ´出力 Q' はＱ´バス sq'に接続され
る。簡明にするために図４では示されていないが、各ゲ
ート回路ｇは別々の定電流源を有し、その電流はＱ出力
QまたはＱ´出力 Q'のいずれかに伝送される。

【００２１】Ｑ´和電流 IQ'は２つの同じｐｎｐトラン
ジスタから構成されている電流ミラー cm の入力に供給
される。この電流ミラー cm の出力端子はＱバス sq に
接続されるので、Ｑ´和電流 IQ'とＱ和電流 IQ の差が
ノードで形成される。したがって、差電流 id は出力信
号としてＱバス sq と一致するこのノードから取出する
ことが可能である。

【００２２】伝送動作中、２つのゲートクロック c3,c4
に対して、各定電流の分割はその和に変化がないことが
重要である。２つのゲートクロック c3,c4に依存する電
流積分をできるだけ等しくさせるために、２つのゲート
クロックc3及びc4の遷移エッジにより生じた電流分割は
転移点Ｅ付近で左右対称であり（図３参照）、電流は転
移点Ｅで半分でなければならない。これは遷移エッジの
形状、時間変化、位相位置を決定する。

【００２３】定電流が均等でなく加重されているか否か
が平均化に対して重要である。有利な加重はシフトレジ
スタ sr の中央からスタートし外側のほうに向って重み
付け係数が減少する対称加重であり、三角加重は特に有
効である。しかしながら、ミラー対称の観点からすると
互いに関係するマスターセルＭおよびスレーブセルＳは
加重において何らかの差を示してはいけない。例えば、
シフトレジスタsrの最初のマスターセルおよび最終のス
レーブセルはミラー対称の観点から重み付け係数が共に
同じである。

【００２４】マスターセルＭおよびスレーブセルＳに接
続されたゲート回路によって生じた位相ジッタの補償を
図３のタイミング図によって詳細に説明する。

【００２５】図３において、第１および第２の線は第１
のシフトクロック c1 および反転した第２のシフトクロ
ック c2 を示し、そのクロック速度は第３の線で示され
ているデータ信号ｄのビット速度と一致する。マスター
セルＭを制御する第１のシフトクロック c1 の活性
（正）位相はデータ信号ｄが安定状態に達するまで開始
しない。第４の線で示された第１のゲートクロック c3
の活性（正）位相によって、マスターセルＭと関係する
全ゲート回路ｇは電流差段に接続され、第５の線で示さ
れた第２のゲートクロックc4の活性（正）位相によっ
て、スレーブセルＳと関係する全ゲート回路ｇは電流差
段に接続される。全出力電流の代りに、第１のマスター
セルＭと関係するＱ出力電流 iQMは図３の第６の線に示
され、第１のスレーブセルＳと関係するＱ出力電流 iQS
は第７の線に示されている。

【００２６】Ｂの領域においては、ゲートクロックc3,c
4 は妨害されないが、領域Ｈにおいては、第１および第
２のゲートクロック c3,c4が状態を変化させる瞬間は時
間間隔 dt だけ誤っている。同様に、マスター部分にお
けるＱ出力電流 iQMは時間間隔 dt だけ短縮され、スレ
ーブ部分におけるＱ出力電流 iQSは同じ時間間隔 dtだ
け長くされる。しかしながら、２つのＱ出力電流の和に
より、電流の全時間は変化しないので、位相エラーは次
の平均化に全く影響を与えない。

【００２７】図３では方形波信号として概略的に示され
た第１および第２のゲート信号 c3,c4の遷移領域は概略
的波形の右側に詳細に示されている。２つの遷移エッジ
は遷移点Ｅで交差し、これは電流分割のために対称軸ｓ
を決定する。したがって、遷移点Ｅの重複および位置は
確実に定電流の分割のみが生じ、減衰或いは抑制すら生
じないようにしなければならない。

【００２８】図４で示された本発明の好ましい実施例の
部分回路図は図１および図２の多くの基本素子を含み、
それらの素子は同様の参照文字を付しているので、再び
詳細に説明する必要はない。全体的なシフトレジスタ装
置 srのうち、第１および第２のゲート回路 g1,g2と関
係する第１のマスターセルＭおよび第１のスレーブセル
Ｓだけが図４に示されている。データ信号ｄは逆相信号
ｄおよびｄ´として、マスターセルＭとして作用する第
１のＤフリップフロップのＤおよびＤ´入力にそれぞれ
供給される。スレーブセルＳとして作用する第２のＤフ
リップフロップ等はこの第１のＤフリップフロップに接
続され、以下同様の接続である。マスターおよびスレー
ブセルのクロック入力は、２相クロックを形成する第１
および第２のシフトクロックc1,c2 がそれぞれ供給され
る。

【００２９】マスターセルＭはｎチャンネルトランジス
タ t1 および定電流源基準電位 U1によって定電流 iq
を発生する第１の定電流源 q1 を有する。この定電流 i
q は第１のゲート回路 g1 の端子１に供給され、ゲート
スイッチとして作用するｎチャンネルトランジスタ t2
またはt3によって、第１のゲート出力、すなわち端子２
に、或いは第２または第３のゲート出力、すなわち端子
３または４のいずれかにそれぞれ伝送される。端子３、
４はそれぞれ第１のゲート回路g1のＱ出力 QとＱ´出力
Q' である。端子２におけるこのゲート出力はデータ信
号ｄではなくトランジスタt2 のゲートクロックのみに
依存するので、端子２はまたデータ信号ｄに依存しない
「中立ゲート出力」と呼ばれている。

【００３０】端子３、４は、第２のゲートスイッチとし
て作用するｎチャンネルトランジスタ対 t4,t5のドレイ
ン端子に結合される。その共通ソース端子はトランジス
タ t3 のドレイン端子に接続される。トランジスタ t4,
t5のゲート端子は第１のゲート回路 g1 の端子５、６を
それぞれ形成し、マスターセルＭのＱおよびＱ´出力に
それぞれ接続されるので、端子５、６は第１のゲート回
路 g1 のデータ依存制御入力を形成する。

【００３１】トランジスタ t2,t3のゲート端子は第１の
ゲート回路 g1 の端子７、８をそれぞれ形成し、第１お
よび第２のゲート信号 c3,c4がそれぞれ供給されるの
で、端子７、８は第１のゲート回路 g1 のクロック依存
制御入力を形成する。ｎチャンネルトランジスタ t2 乃
至t5は定電流 iq を３つのゲート出力、すなわち端子
２、３、または４のいずれかに切換える。

【００３２】スレーブセルＳと関係する第２のゲート回
路 g2 の内外配線は、ｎチャンネルトランジスタ t2,t3
の駆動回路網を除いて、第１のゲート回路 g1 の配線と
一致している。第２のゲート回路 g2 において、ｎチャ
ンネルトランジスタ t2,t3のゲート端子は第２のゲート
回路 g2 の端子８、７にそれぞれ接続されるので、第２
および第１のゲートクロック c4,c3がそれぞれ供給され
る。全ゲート回路の相互接続された端子２は、ｐチャン
ネルトランジスタ t6 乃至t9から構成される電流ミラー
cm の入力に接続されるゲートバス sg を形成する。全
ゲート回路の相互接続された端子４は、差電流を形成す
る電流ミラー cm の出力端子に接続されるＱ´バス sq'
を形成する。電流ミラー cm は好ましくは0.5 の電流ス
ケール係数を有する。全ゲート回路の端子３は、電流シ
ンクとして作用する任意の値で正の供給電位 Ud'に接続
されるＱバス sq に結合される。このバス sq の和電流
は差電流idを形成するために使用されない。

【００３３】この装置の重要な利点は、電流ミラー cm
は、全定電流源 q1,q2... の和電流のちょうど半分程度
である一定和電流 Ig をその入力で生じさせることであ
る。結果的に、ミラーされた電流 Ig/2 もまた定電流で
ある。マスターまたはスレーブ部分のデータ依存Ｑ´出
力電流 iQ'M または iQ'S は、クロック位相に依存して
この電流ミラー出力電流 Ig/2 から減算される。差電流
id は結果的に生じた信号としてＱ´バス sq'から取出
すことが可能である。

【００３４】電流スケール係数は、差電流 id がゼロに
なるデータ基準レベルによって決定される。データ基準
レベルはデータストリームｄの平均化ビットシーケンス
により規定される。このデータ基準レベルより低いデー
タ信号ｄの値の範囲とデータ信号ｄの値の全範囲とによ
って形成される比率が電流スケール係数を示す。共通し
た対称的な範囲を持つ値は0.5 の電流スケール係数を与
える。

【００３５】ＤＣオフセット電流を電流ミラー出力に付
加することによって値の範囲の非対称が強いられ、この
ことは電流スケール係数に考慮されなければならない。
限定されたケースでは、例えば、ＤＣオフセット電流は
和電流の半分 Ig/2 に等しく、データ基準レベルが値の
全範囲の真中に位置するならば、電流ミラー cm は全く
電流スケール係数を与えない。図４の回路の特に利点と
するものは、和電流 Ig の雑音が全ｎチャンネルの定電
流源トランジスタ t1 の全ゲート面積によって決定され
るので、ｎチャンネル電源 q1,q2... の妨害１／ｆ雑音
が減少されることである。低周波数雑音成分は和電流 I
g とだけではなくゲート回路 g1,g2のＱ´出力電流 iQ'
M 、iQ'Sともビート（唸り）を生じるので、それらが互
いに部分的に補償する。補償の効果は駆動依存性であ
る。生じた１／ｆ雑音成分は差電流idの大きさに正比例
する。可聴周波信号において、雑音はほとんど感知でき
ないので、これは非常に有効である。同様に、電流源基
準電位 U1 の低周波数雑音は定電流源和電流とミラー電
流との結合効果によって補償される。雑音に対するｐチ
ャンネル電流ミラー cm の寄与は定電流源 q1,q2... の
寄与と比較して小さい。１／ｆ雑音の上述の補償は、ビ
ット速度が１／ｆ雑音の周波数範囲と比較して非常に速
いことを予想させる。

【００３６】電流ミラー cm は入力のｐチャンネルカス
コードトランジスタ t8 および出力のｐチャンネルカス
コードトランジスタ t9 を含む。これらのトランジスタ
のゲート端子はゲート基準電位 U2 に接続される。ゲー
ト基準電位U2はダイオード接続されたｐチャンネルトラ
ンジスタ t10によって形成され、その共通ゲートソース
端子には補助定電流源 qh から定電流が供給される。こ
の補助定電流源 qh はｎチャンネルトランジスタ t11に
よって形成され、そのゲート端子は電流源基準電位 U1
に接続される。電流ミラー cm の底端部はトランジスタ
t6,t7のソース端子により形成され、トランジスタ t10
のソース端子と共に正の供給電位 Ud に結合される。

【００３７】差電流 id の駆動範囲は＋／−（ Ig/2
）、すなわち電流ミラー cm の出力電流 Ig/2 の駆動
範囲の２倍である。電流 Ig/2 を供給する付加的な出力
が電流ミラー cmに供給されるならば、この端子をＱバ
ス sq と共に使用して、反転した差電流を形成すること
ができる。

【図面の簡単な説明】

【図１】パルス密度変調信号を平均する従来の回路のブ
ロック図。

【図２】図１の回路を改良した従来の回路のブロック
図。

【図３】図２の回路のタイミング図。

【図４】本発明の好ましい実施例の回路図。

【符号の説明】

sr…シフトレジスタ、Ｍ…マスターセル、Ｓ…スレーブ
セル、c1,c2 …シフトクロック、c3,c4 …ゲートクロッ
ク、ｄ…データ信号、g1,g2 …ゲート回路、q1,q2 …定
電流源、Q,Q'…ゲート出力、sq…Ｑバス、sg…ゲートバ
ス、cm…電流ミラー、id…差電流、t6-t9 …トランジス
タ、U1…電流源基準電位。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−15715（ＪＰ，Ａ) 特開 平４−233827（ＪＰ，Ａ) 欧州特許465713（ＥＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/86 H03M 1/08 H03M 3/02

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 交互に直列に接続されたマスターセルお
   よびスレーブセルから構成され、シフトクロックによっ
   て制御されるシフトレジスタを含み、前記シフトレジス
   タの直列入力はパルス密度変調された信号であるデータ
   信号を供給され、 各マスターセルおよび各スレーブセルはゲート回路およ
   びこのゲート回路と共同して動作し、ゲートのそれぞれ
   の位置に依存して３つのゲート出力のいずれかに接続さ
   れる定電流源を有し、 各ゲート回路のデータ依存制御入力はマスターまたはス
   レーブセルのＱおよびＱ´出力に接続され、 各ゲート回路のクロック依存制御入力はゲートクロック
   を供給され、 ゲート回路の全てのＱ出力、Ｑ´出力、および中立出力
   はＱバス、Ｑ´バス、およびゲートバスにそれぞれ結合
   され、 電流ミラーは出力信号として作用する差電流を形成する
   ために前記３つのバスの２つに接続されているデジタル
   ーアナログ変換器を平均するＣＭＯＳ回路において、 電流ミラーの入力はゲートバスに接続され、その出力は
   ＱまたはＱ´バスに接続され、 電流ミラーは差電流の値がデータ信号のデータ基準レベ
   ルでゼロであるように定められた電流スケール係数を有
   していることを特徴とするＣＭＯＳ回路。
2. 【請求項２】 電流ミラーはｐチャンネルトランジスタ
   を含み、各定電流源は少なくとも１つのｎチャンネルト
   ランジスタを含むことを特徴とする請求項１記載のＣＭ
   ＯＳ回路。
3. 【請求項３】 電流ミラーは入力におけるｐチャンネル
   カスコードトランジスタと、出力におけるｐチャンネル
   カスコードトランジスタとを含むことを特徴とする請求
   項１記載のＣＭＯＳ回路。
4. 【請求項４】 定電流源の電流決定ｎチャンネルトラン
   ジスタの全ゲート端子は電流源基準電位に接続されてい
   ることを特徴とする請求項２記載のＣＭＯＳ回路。
5. 【請求項５】 定電流源は加重され、その加重はミラー
   対称にシフトレジスタの中央からその外側に向って減少
   され、ミラー対称の観点から共に属するマスターおよび
   スレーブセルは加重の差がないことを特徴とする請求項
   １記載のＣＭＯＳ回路。
6. 【請求項６】 定電流源の加重は三角特性を有している
   ことを特徴とする請求項５記載のＣＭＯＳ回路。
7. 【請求項７】 ｐチャンネルカスコードトランジスタの
   ゲート端子は補助定電流源およびダイオード接続ｐチャ
   ンネルトランジスタによって設定されたゲート基準電位
   に接続され、そのソース端子は電流ミラーの底端部と同
   じ電位であることを特徴とする請求項３記載のＣＭＯＳ
   回路。
8. 【請求項８】 シフトクロックは第１および第２のシフ
   トクロックから構成する２相クロックであり、 ゲートクロックは第１および第２のゲートクロックから
   構成された重複する２相クロックであり、 第１および第２のゲートクロックの転移エッジは時間お
   よびその位相位置と共に変化するように調節され、 それぞれのゲート回路の電流分割は常にその和が不変で
   あり、 ２つの転移エッジにより生じた電流分割は転移点に関し
   て対称であり、 定電流源からの電流は転移点で２つの均等部分に分割さ
   れることを特徴とする請求項１記載のＣＭＯＳ回路。
9. 【請求項９】 電流ミラーは0.5 の電流スケール係数を
   有していることを特徴とする請求項１乃至３のいずれか
   １項記載のＣＭＯＳ回路。