JPH05199089A - クロック位相調整装置 - Google Patents
クロック位相調整装置Info
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- JPH05199089A JPH05199089A JP4281018A JP28101892A JPH05199089A JP H05199089 A JPH05199089 A JP H05199089A JP 4281018 A JP4281018 A JP 4281018A JP 28101892 A JP28101892 A JP 28101892A JP H05199089 A JPH05199089 A JP H05199089A
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- JP
- Japan
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- current
- phase
- multiplier
- control
- signals
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【構成】 遅延素子１２、１４により入力正弦波信号か
ら互いに等しい位相量だけ異なる３つの正弦波信号を生
成し、制御回路２８は位相制御信号に応じて、１つの信
号が変化するとき、他の２つの信号は一定レベルである
３つ制御信号を発生する。３つの正弦波信号及び３つの
制御信号を夫々３つの乗算器２２、２４、２６に入力
し、これらの乗算器のうち、乗数１に相当する制御信号
が入力された乗算器及び乗数０〜１に相当する制御信号
が入力された乗算器の出力信号を合成する。 【効果】 少なくとも一方の乗算器への制御信号は乗数
１に相当するので、乗算器の使用によるノイズを減少さ
せて、信号の遅延量を調整できる。
ら互いに等しい位相量だけ異なる３つの正弦波信号を生
成し、制御回路２８は位相制御信号に応じて、１つの信
号が変化するとき、他の２つの信号は一定レベルである
３つ制御信号を発生する。３つの正弦波信号及び３つの
制御信号を夫々３つの乗算器２２、２４、２６に入力
し、これらの乗算器のうち、乗数１に相当する制御信号
が入力された乗算器及び乗数０〜１に相当する制御信号
が入力された乗算器の出力信号を合成する。 【効果】 少なくとも一方の乗算器への制御信号は乗数
１に相当するので、乗算器の使用によるノイズを減少さ
せて、信号の遅延量を調整できる。
Description
【０００１】
【産業上の利用分野】本発明はクロック位相調整装置、
特に３６０°より広い範囲にわたりクロック信号の位相
を連続的に変化させる低ジッタ・クロック位相調整装置
に関する。
特に３６０°より広い範囲にわたりクロック信号の位相
を連続的に変化させる低ジッタ・クロック位相調整装置
に関する。
【０００２】
【従来の技術】オシロスコープの如き多くの試験装置
は、マスタ・クロックから全ての時間情報を得る。極め
て安定したマスタ・クロックの例は、高周波数で正弦波
を発生できる表面弾性波（ＳＡＷ）発振器である。
は、マスタ・クロックから全ての時間情報を得る。極め
て安定したマスタ・クロックの例は、高周波数で正弦波
を発生できる表面弾性波（ＳＡＷ）発振器である。
【０００３】ある場合には、システム・クロック速度よ
り速いデータを受け取るサンプル・ホールド回路のサン
プリング速度を増加させることが望ましい。このサンプ
リング速度の増加は、正確な量だけクロックをずらし互
いにはさみ込み、即ちインタリーブし、互いに固定した
位相関係の複数のクロックを発生することで実現され
る。
り速いデータを受け取るサンプル・ホールド回路のサン
プリング速度を増加させることが望ましい。このサンプ
リング速度の増加は、正確な量だけクロックをずらし互
いにはさみ込み、即ちインタリーブし、互いに固定した
位相関係の複数のクロックを発生することで実現され
る。
【０００４】入力部にＲＣ積分器回路網を有する比較増
幅器を使用することで、正弦波入力信号から遅延したク
ロック・パルスを発生することが可能である。ＲＣ回路
網は、入力クロック・パルスの傾斜を変化させ、よって
比較器が高レベル状態から低レベル状態へ切り替わる点
を変化させる可変抵抗器を含む。この回路の効果は、傾
斜が平坦になる程、比較器が各サイクルの間の遅い時間
にトリガされるので、出力パルスの位相は入力パルスに
対して時間的に遅延される。しかし、比較器の入力信号
には、入力パルス・エッジが比較器のスレッシホールド
と交差する時間を不安定にするジッタ及び高周波数ノイ
ズがしばしば含まれている。その結果、出力パルスにジ
ッタが生じる。
幅器を使用することで、正弦波入力信号から遅延したク
ロック・パルスを発生することが可能である。ＲＣ回路
網は、入力クロック・パルスの傾斜を変化させ、よって
比較器が高レベル状態から低レベル状態へ切り替わる点
を変化させる可変抵抗器を含む。この回路の効果は、傾
斜が平坦になる程、比較器が各サイクルの間の遅い時間
にトリガされるので、出力パルスの位相は入力パルスに
対して時間的に遅延される。しかし、比較器の入力信号
には、入力パルス・エッジが比較器のスレッシホールド
と交差する時間を不安定にするジッタ及び高周波数ノイ
ズがしばしば含まれている。その結果、出力パルスにジ
ッタが生じる。
【０００５】この問題を解決するための従来の一つの技
術が、１９８９年２月２８日に発行されたジェームス・
Ｓ・ラムによる「連続可変クロック遅延回路」と題した
米国特許第４８０８９３６号に記載されている。この技
術は、夫々４象限乗算器に入力される入力クロック信号
の直角位相成分を使用する。この４象限乗算器について
は、１９７９年５月２２日に発行されたバリー・ギルバ
ートによる「乗算回路」と題する米国特許第４１５６２
８３号に記載されている。制御信号は各乗算器に供給さ
れ、各成分のどれだけの量が加算回路に供給されるかを
決める。制御信号は、−１〜＋１の範囲で変えられる。
結果的に得たベクトル和は、比較的に正確な量だけ入力
クロック信号から位相が遅れた出力クロックを生成す
る。
術が、１９８９年２月２８日に発行されたジェームス・
Ｓ・ラムによる「連続可変クロック遅延回路」と題した
米国特許第４８０８９３６号に記載されている。この技
術は、夫々４象限乗算器に入力される入力クロック信号
の直角位相成分を使用する。この４象限乗算器について
は、１９７９年５月２２日に発行されたバリー・ギルバ
ートによる「乗算回路」と題する米国特許第４１５６２
８３号に記載されている。制御信号は各乗算器に供給さ
れ、各成分のどれだけの量が加算回路に供給されるかを
決める。制御信号は、−１〜＋１の範囲で変えられる。
結果的に得たベクトル和は、比較的に正確な量だけ入力
クロック信号から位相が遅れた出力クロックを生成す
る。
【０００６】
【発明が解決しようとする課題】しかし、ラムが使用す
る４象限乗算器は、範囲の中間で動作するとき、即ち平
衡しているときにノイズを多く発生する。１つの直角位
相成分から合計への寄与がないように乗算器が平衡する
ときでも、このノイズは出力信号に幾分のジッタを生じ
させる。補償回路を付加しなければ、加算回路の出力信
号の振幅は、１つのみの直角位相成分が出力信号に影響
する場合の１から、両方の直角位相成分が等しく出力信
号に影響を与える場合の４０％の振幅変化である１.４
に変化する。更に、４象限乗算器はコレクタを互いに接
続することにより、回路に付加的キャパシタンスを生じ
させ、乗算器の出力端子の加算ノードに共通ベース段が
必要となる。この付加的増幅段は、順番に付随的な大き
な電力消費を伴う大きな大電圧源を必要とする。
る４象限乗算器は、範囲の中間で動作するとき、即ち平
衡しているときにノイズを多く発生する。１つの直角位
相成分から合計への寄与がないように乗算器が平衡する
ときでも、このノイズは出力信号に幾分のジッタを生じ
させる。補償回路を付加しなければ、加算回路の出力信
号の振幅は、１つのみの直角位相成分が出力信号に影響
する場合の１から、両方の直角位相成分が等しく出力信
号に影響を与える場合の４０％の振幅変化である１.４
に変化する。更に、４象限乗算器はコレクタを互いに接
続することにより、回路に付加的キャパシタンスを生じ
させ、乗算器の出力端子の加算ノードに共通ベース段が
必要となる。この付加的増幅段は、順番に付随的な大き
な電力消費を伴う大きな大電圧源を必要とする。
【０００７】そこで、乗算器の使用によるノイズを減少
させ、回路キャパシタンスを減少させ、更に安定した出
力信号を供給し、電力消費を少なくするために低電圧源
を使用するクロック位相調整装置が必要とされる。
させ、回路キャパシタンスを減少させ、更に安定した出
力信号を供給し、電力消費を少なくするために低電圧源
を使用するクロック位相調整装置が必要とされる。
【０００８】したがって、本発明の目的は、乗算器の使
用によるノイズを減少させたクロック位相調整装置の提
供にある。
用によるノイズを減少させたクロック位相調整装置の提
供にある。
【０００９】本発明の他の目的は、回路キャパシタンス
を減少させたクロック位相調整装置の提供にある。
を減少させたクロック位相調整装置の提供にある。
【００１０】本発明の目的は、安定した出力信号を供給
し、電力消費を少なくするために低電圧源を使用するク
ロック位相調整装置の提供にある。
し、電力消費を少なくするために低電圧源を使用するク
ロック位相調整装置の提供にある。
【００１１】
【課題を解決するための手段及び作用】本発明のクロッ
ク位相調整装置は、入力クロック信号を互いに１２０°
位相が異なる３つの成分に分割する。３つのクロック成
分は、一度に１個の乗算器だけが所定の時間即ち位相角
で遷移状態となるように構成された３個の２象限乗算器
に入力される。制御回路は、入力制御電圧を乗算器用の
制御信号に変換し、３６０°より広い範囲にわたり実質
的に直線的な変化を生じさせる。
ク位相調整装置は、入力クロック信号を互いに１２０°
位相が異なる３つの成分に分割する。３つのクロック成
分は、一度に１個の乗算器だけが所定の時間即ち位相角
で遷移状態となるように構成された３個の２象限乗算器
に入力される。制御回路は、入力制御電圧を乗算器用の
制御信号に変換し、３６０°より広い範囲にわたり実質
的に直線的な変化を生じさせる。
【００１２】
【実施例】図１は、本発明によるクロック位相調整装置
を示すブロック図である。極めて安定したＳＡＷ発振器
の如き発振器１０からの正弦波信号は、適当な高精度の
遅延素子１２、１４により遅延され、３つの位相の信号
ＰＨ１、ＰＨ２及びＰＨ３が生成される。３つの位相
は、互いに１２０°だけ異なる。高精度の遅延素子１
２、１４は、発振器１０から固定した正弦波を出力する
ために、当技術分野で周知である異なる長さのストリッ
プ・ライン構造でよい。３つの位相の信号ＰＨ１、ＰＨ
２及びＰＨ３は、夫々電圧電流変換器１６、１８及び２
０に入力され、互いに０°、１２０°及び２４０°の位
相を有する３つの異なる電流ベクトルＩ１、Ｉ２及びＩ
３を生成する。３つの電流ベクトルＩ１、Ｉ２及びＩ３
の隣接する組が、３つの２象限乗算器２２、２４及び２
６に供給される。電流Ｉ１及びｎＩ１は第１乗算器に入
力され、電流Ｉ２及びｎＩ２は第２乗算器に入力され、
電流Ｉ３及びｎＩ３は、第３乗算器に入力される。ここ
で、「ｎ」は否定関数を示す。制御回路２８は位相制御
信号ＰＨＳに応答して、夫々の乗算器に供給される３つ
の制御電流ｉ０、ｉ１２０及びｉ２４０を出力する。乗
算器２２、２４及び２６の出力信号は、通常は加算ノー
ド３０で加算され、低ジッタの位相調整されたクロック
信号出力を発生する。クロック信号出力の特定の位相に
関して、乗算器２２、２４及び２６のうちの多くとも１
つのみが遷移状態であり、残りの一方が完全オン状態で
あり、残りの他方が完全オフ状態である。乗算器は、直
線範囲で動作するときに、最も多くのノイズを生成し、
完全オン又は完全オフのときにノイズが最も少なくなる
ので、１つのみの乗算器が遷移状態であるときは、生成
されるノイズが最も少ない。
を示すブロック図である。極めて安定したＳＡＷ発振器
の如き発振器１０からの正弦波信号は、適当な高精度の
遅延素子１２、１４により遅延され、３つの位相の信号
ＰＨ１、ＰＨ２及びＰＨ３が生成される。３つの位相
は、互いに１２０°だけ異なる。高精度の遅延素子１
２、１４は、発振器１０から固定した正弦波を出力する
ために、当技術分野で周知である異なる長さのストリッ
プ・ライン構造でよい。３つの位相の信号ＰＨ１、ＰＨ
２及びＰＨ３は、夫々電圧電流変換器１６、１８及び２
０に入力され、互いに０°、１２０°及び２４０°の位
相を有する３つの異なる電流ベクトルＩ１、Ｉ２及びＩ
３を生成する。３つの電流ベクトルＩ１、Ｉ２及びＩ３
の隣接する組が、３つの２象限乗算器２２、２４及び２
６に供給される。電流Ｉ１及びｎＩ１は第１乗算器に入
力され、電流Ｉ２及びｎＩ２は第２乗算器に入力され、
電流Ｉ３及びｎＩ３は、第３乗算器に入力される。ここ
で、「ｎ」は否定関数を示す。制御回路２８は位相制御
信号ＰＨＳに応答して、夫々の乗算器に供給される３つ
の制御電流ｉ０、ｉ１２０及びｉ２４０を出力する。乗
算器２２、２４及び２６の出力信号は、通常は加算ノー
ド３０で加算され、低ジッタの位相調整されたクロック
信号出力を発生する。クロック信号出力の特定の位相に
関して、乗算器２２、２４及び２６のうちの多くとも１
つのみが遷移状態であり、残りの一方が完全オン状態で
あり、残りの他方が完全オフ状態である。乗算器は、直
線範囲で動作するときに、最も多くのノイズを生成し、
完全オン又は完全オフのときにノイズが最も少なくなる
ので、１つのみの乗算器が遷移状態であるときは、生成
されるノイズが最も少ない。
【００１３】図２及び図３は、本発明のクロック位相調
整装置を詳細に示す回路図である。各２象限乗算器２
２、２４及び２６は、２対のトランジスタＱ１、Ｑ２及
びＱ３、Ｑ４を有し、Ｑ１のベースはＱ４のベースに接
続され、Ｑ２のベースはＱ３のベースに接続されるよう
に、ベースを交差接続する。更に、これらのベースはバ
イアス電流源Ｉｂに接続される。Ｑ１及びＱ４のコレク
タは、加算ノード３０、及び負荷抵抗器Ｒ２、Ｒ３に接
続される。Ｑ２及びＱ３のコレクタは接地される。制御
電流ｉ０、ｉ１２０及びｉ２４０は、Ｑ１及びＱ２のベ
ース間に供給する。Ｑ１及びＱ２のエミッタは互いに接
続され、Ｑ３及びＱ４のエミッタは互いに接続される。
各電圧電流変換器１６、１８及び２０は、ＰＨ１−ＰＨ
２、ＰＨ２−ＰＨ３及びＰＨ３−ＰＨ１の様に隣接する
位相のクロック信号がベースに供給される、即ち、ＰＨ
１及びＰＨ２は夫々Ｑ５Ａ及びＱ６Ａのベースに供給さ
れるエミッタ結合した１対のトランジスタＱ５及びＱ６
を有する。これらのエミッタは抵抗器Ｒ１を介して互い
に接続される共に、夫々電流源に接続される。トランジ
スタＱ５、Ｑ６のコレクタは、トランジスタ対Ｑ１、Ｑ
２及びＱ３、Ｑ４のエミッタ接続点に接続され、乗算器
２２、２４及び２６に電流を供給する。電圧電流変換器
１６、１８及び２０のトランジスタＱ５及びＱ６のベー
スに供給される信号ＰＨ１、ＰＨ２及びＰＨ３は、隣接
するクロック位相信号として示され、Ｑ５のベース又は
Ｑ６のベースのいずれかを基準バイアス電圧に接続さ
れ、１つのクロック位相信号のみを各電圧電流変換器に
入力してもよい。
整装置を詳細に示す回路図である。各２象限乗算器２
２、２４及び２６は、２対のトランジスタＱ１、Ｑ２及
びＱ３、Ｑ４を有し、Ｑ１のベースはＱ４のベースに接
続され、Ｑ２のベースはＱ３のベースに接続されるよう
に、ベースを交差接続する。更に、これらのベースはバ
イアス電流源Ｉｂに接続される。Ｑ１及びＱ４のコレク
タは、加算ノード３０、及び負荷抵抗器Ｒ２、Ｒ３に接
続される。Ｑ２及びＱ３のコレクタは接地される。制御
電流ｉ０、ｉ１２０及びｉ２４０は、Ｑ１及びＱ２のベ
ース間に供給する。Ｑ１及びＱ２のエミッタは互いに接
続され、Ｑ３及びＱ４のエミッタは互いに接続される。
各電圧電流変換器１６、１８及び２０は、ＰＨ１−ＰＨ
２、ＰＨ２−ＰＨ３及びＰＨ３−ＰＨ１の様に隣接する
位相のクロック信号がベースに供給される、即ち、ＰＨ
１及びＰＨ２は夫々Ｑ５Ａ及びＱ６Ａのベースに供給さ
れるエミッタ結合した１対のトランジスタＱ５及びＱ６
を有する。これらのエミッタは抵抗器Ｒ１を介して互い
に接続される共に、夫々電流源に接続される。トランジ
スタＱ５、Ｑ６のコレクタは、トランジスタ対Ｑ１、Ｑ
２及びＱ３、Ｑ４のエミッタ接続点に接続され、乗算器
２２、２４及び２６に電流を供給する。電圧電流変換器
１６、１８及び２０のトランジスタＱ５及びＱ６のベー
スに供給される信号ＰＨ１、ＰＨ２及びＰＨ３は、隣接
するクロック位相信号として示され、Ｑ５のベース又は
Ｑ６のベースのいずれかを基準バイアス電圧に接続さ
れ、１つのクロック位相信号のみを各電圧電流変換器に
入力してもよい。
【００１４】制御回路２８は、シングル・エンデッド電
圧位相制御信号ＰＨＳを差動位相制御信号ＰＨＳ＋及び
ＰＨＳ−に変換する従来の入力変換器３２を有する。各
々が１対のエミッタ結合トランジスタＱ７及びＱ８を有
する複数の電流スイッチ３４〜４６は、ＰＨＳ＋及びＰ
ＨＳ−信号を受け取るように接続される。電流スイッチ
３４は、Ｑ７Ａ及びＱ８ＡのベースにＰＨＳ＋信号及び
ＰＨＳ−信号が直接に供給される。同様に、ＰＨＳ−信
号は各電流スイッチ３６及び３８のトランジスタＱ８の
ベースに直接に供給され、接合ダイオードを介してトラ
ンジスタＱ８Ｄのベースに接続される。同様に、２つの
接合ダイオードを介して、ＰＨＳ＋信号は各電流スイッ
チ４２、４４及び４６のトランジスタＱ７のベースに接
続される。直列抵抗器Ｒ＋から成る梯子型抵抗回路は、
ＰＨＳ＋信号を各電流スイッチ３６、３８及び４０のト
ランジスタＱ７のベースに供給する。同様に、２つの接
合ダイオードを介して直列抵抗器Ｒ−から成る梯子型抵
抗回路は、ＰＨＳ−信号を各電流スイッチ４２、４４及
び４６のトランジスタＱ８のベースに供給する。電流源
Ｉｂ１及びＩｂ２は、電流を梯子型抵抗回路Ｒ＋及びＲ
−に供給する。電流スイッチ３４の出力はｉ２４０制御
信号であり、電流スイッチ３６の出力はｉ０制御信号で
あり、電流スイッチ３８の出力はｉ１２０制御信号であ
る。電流スイッチ４０のトランジスタＱ７Ｄのコレクタ
は、電流スイッチ３４のｉ２４０出力とワイヤード・オ
アされ、トランジスタＱ８Ｄのコレクタは、電流源とし
て電流スイッチ３４に供給される。同様に、Ｑ７Ｅのコ
レクタは、電流源として電流スイッチ３４に接続され、
Ｑ８Ｅのコレクタは電流スイッチ３８のｎｉ１２０出力
とワイヤード・オアされ、Ｑ７Ｆのコレクタは、電流源
として電流スイッチ３６に接続され、Ｑ７Ｇのコレクタ
は電流源として電流スイッチ４０に接続され、Ｑ８Ｇの
コレクタは電流スイッチ３４のｎｉ２４０出力とワイヤ
ード・オアされる。電流スイッチ４２、４４及び４６の
各々は、エミッタに接続された固定電流源を有する。
圧位相制御信号ＰＨＳを差動位相制御信号ＰＨＳ＋及び
ＰＨＳ−に変換する従来の入力変換器３２を有する。各
々が１対のエミッタ結合トランジスタＱ７及びＱ８を有
する複数の電流スイッチ３４〜４６は、ＰＨＳ＋及びＰ
ＨＳ−信号を受け取るように接続される。電流スイッチ
３４は、Ｑ７Ａ及びＱ８ＡのベースにＰＨＳ＋信号及び
ＰＨＳ−信号が直接に供給される。同様に、ＰＨＳ−信
号は各電流スイッチ３６及び３８のトランジスタＱ８の
ベースに直接に供給され、接合ダイオードを介してトラ
ンジスタＱ８Ｄのベースに接続される。同様に、２つの
接合ダイオードを介して、ＰＨＳ＋信号は各電流スイッ
チ４２、４４及び４６のトランジスタＱ７のベースに接
続される。直列抵抗器Ｒ＋から成る梯子型抵抗回路は、
ＰＨＳ＋信号を各電流スイッチ３６、３８及び４０のト
ランジスタＱ７のベースに供給する。同様に、２つの接
合ダイオードを介して直列抵抗器Ｒ−から成る梯子型抵
抗回路は、ＰＨＳ−信号を各電流スイッチ４２、４４及
び４６のトランジスタＱ８のベースに供給する。電流源
Ｉｂ１及びＩｂ２は、電流を梯子型抵抗回路Ｒ＋及びＲ
−に供給する。電流スイッチ３４の出力はｉ２４０制御
信号であり、電流スイッチ３６の出力はｉ０制御信号で
あり、電流スイッチ３８の出力はｉ１２０制御信号であ
る。電流スイッチ４０のトランジスタＱ７Ｄのコレクタ
は、電流スイッチ３４のｉ２４０出力とワイヤード・オ
アされ、トランジスタＱ８Ｄのコレクタは、電流源とし
て電流スイッチ３４に供給される。同様に、Ｑ７Ｅのコ
レクタは、電流源として電流スイッチ３４に接続され、
Ｑ８Ｅのコレクタは電流スイッチ３８のｎｉ１２０出力
とワイヤード・オアされ、Ｑ７Ｆのコレクタは、電流源
として電流スイッチ３６に接続され、Ｑ７Ｇのコレクタ
は電流源として電流スイッチ４０に接続され、Ｑ８Ｇの
コレクタは電流スイッチ３４のｎｉ２４０出力とワイヤ
ード・オアされる。電流スイッチ４２、４４及び４６の
各々は、エミッタに接続された固定電流源を有する。
【００１５】動作上、電圧電流変換器１６、１８及び２
０は、互いに位相が１２０°ずれた３つの電流ベクトル
Ｉ１、Ｉ２及びＩ３を出力する。乗算器２２、２４及び
２６は、ＰＨ１、ＰＨ２及びＰＨ３で表す３つの電流ベ
クトルを適当な位相制御信号ｉ０、ｉ１２０及びｉ２４
０で乗算し、その結果得た大きさが調整されたベクトル
は加算される。図４Ａに示す様に、ｉ０が１（オン）、
ｉ１２０が１／２、ｉ２４０が０（オフ）であると、結
果的クロック出力は、合成位相が３０°で振幅が０.８
６６で、振幅変化は１５％よりも小さい。同様に、図４
Ｂに示す様に、ｉ０が１、ｉ１２０が１、ｉ２４０が０
であると、クロック出力は振幅が１に等しく、合成位相
は６０°となる。
０は、互いに位相が１２０°ずれた３つの電流ベクトル
Ｉ１、Ｉ２及びＩ３を出力する。乗算器２２、２４及び
２６は、ＰＨ１、ＰＨ２及びＰＨ３で表す３つの電流ベ
クトルを適当な位相制御信号ｉ０、ｉ１２０及びｉ２４
０で乗算し、その結果得た大きさが調整されたベクトル
は加算される。図４Ａに示す様に、ｉ０が１（オン）、
ｉ１２０が１／２、ｉ２４０が０（オフ）であると、結
果的クロック出力は、合成位相が３０°で振幅が０.８
６６で、振幅変化は１５％よりも小さい。同様に、図４
Ｂに示す様に、ｉ０が１、ｉ１２０が１、ｉ２４０が０
であると、クロック出力は振幅が１に等しく、合成位相
は６０°となる。
【００１６】図５は、本発明の装置の乗算器用の制御電
流を示すグラフ図である。図３に関連して図５を参照し
て、入力位相制御信号ＰＨＳの関数である制御信号ｉ
０、ｉ１２０及びｉ２４０の発生を説明する。ＰＨＳ
が、電流源Ｉｂ１及びＩｂ２と梯子型抵抗回路Ｒ＋、Ｒ
−により決まる負の限界、例えば約−１.５ボルトにあ
るとき、ＰＨＳ−は負であり、電流スイッチ３４〜４６
内のトランジスタＱ８の全てをオフにし、一方、ＰＨＳ
＋は正であり、トランジスタＱ７の全てをオンにする。
その結果、電流スイッチ４２、４４及び４６は、スイッ
チ３６〜４０に電流を供給し、一方、スイッチ３４には
電流は供給されない。スイッチ３６はｉ０を供給し、ス
イッチ３８はｎｉ１２０を供給し、スイッチ４０はｉ２
４０を供給する。その結果、電流ベクトルＩ１が電流ベ
クトルＩ３に加算され、クロック出力の合成位相は−６
０°になる。ＰＨＳが−１ボルトより僅かに小さい、即
ち−１.０５Ｖであるとき、トランジスタＱ８Ｄはオン
し、トランジスタＱ７Ｄはオフする。Ｑ８Ｄは、次にト
ランジスタＱ７Ｇを介して電流スイッチ３４用の電流源
として働く。Ｑ７Ａは電流ｎｉ２４０を供給し、Ｑ７Ｂ
は電流ｉ０を供給し、Ｑ７Ｃは電流ｎｉ１２０を供給す
る。これらの電流のベクトル加算はＩ１、即ち０°電流
ベクトルを生成する。
流を示すグラフ図である。図３に関連して図５を参照し
て、入力位相制御信号ＰＨＳの関数である制御信号ｉ
０、ｉ１２０及びｉ２４０の発生を説明する。ＰＨＳ
が、電流源Ｉｂ１及びＩｂ２と梯子型抵抗回路Ｒ＋、Ｒ
−により決まる負の限界、例えば約−１.５ボルトにあ
るとき、ＰＨＳ−は負であり、電流スイッチ３４〜４６
内のトランジスタＱ８の全てをオフにし、一方、ＰＨＳ
＋は正であり、トランジスタＱ７の全てをオンにする。
その結果、電流スイッチ４２、４４及び４６は、スイッ
チ３６〜４０に電流を供給し、一方、スイッチ３４には
電流は供給されない。スイッチ３６はｉ０を供給し、ス
イッチ３８はｎｉ１２０を供給し、スイッチ４０はｉ２
４０を供給する。その結果、電流ベクトルＩ１が電流ベ
クトルＩ３に加算され、クロック出力の合成位相は−６
０°になる。ＰＨＳが−１ボルトより僅かに小さい、即
ち−１.０５Ｖであるとき、トランジスタＱ８Ｄはオン
し、トランジスタＱ７Ｄはオフする。Ｑ８Ｄは、次にト
ランジスタＱ７Ｇを介して電流スイッチ３４用の電流源
として働く。Ｑ７Ａは電流ｎｉ２４０を供給し、Ｑ７Ｂ
は電流ｉ０を供給し、Ｑ７Ｃは電流ｎｉ１２０を供給す
る。これらの電流のベクトル加算はＩ１、即ち０°電流
ベクトルを生成する。
【００１７】同様に、ＰＨＳが更に正になるにつれて、
ＰＨＳ−は更に正になり、ＰＨＳ＋は更に負になる。こ
れにより、トランジスタＱ８はＱ８ＤからＱ８Ｃ、Ｑ８
Ｂ、Ｑ８Ａ、Ｑ８Ｅ、Ｑ８Ｆ、Ｑ８Ｆの順にオンする。
トランジスタＱ７はトランジスタＱ７の全てがオフし、
トランジスタＱ８の全てがオンするまで、同じ順番でオ
フする。図５は制御電流ＰＨＳに応答した制御回路２８
の特性を示す。各電流ｉ０、ｉ１２０及びｉ２４０の遷
移は、他の２つの電流が一定、即ちオン又はオフのいず
れかであるときに発生する。したがって、１つの電流の
みが特定の瞬間に変化する。−６０°及び０°の間で、
トランジスタＱ８Ｄが徐々にオンし、徐々に電流をトラ
ンジスタＱ７Ａに供給し、一方、トランジスタＱ７Ｄは
徐々にオフする。これにより、ｉ２４０からｎｉ２４０
の遷移が生じ、一方、ｉ０は一定、ｎｉ１２０は一定で
ある。図６に示す様に、クロック遅延は実質的に制御電
圧の直線関数である。点線は実線の傾斜であり、位相制
御機能の非直線性を示す。
ＰＨＳ−は更に正になり、ＰＨＳ＋は更に負になる。こ
れにより、トランジスタＱ８はＱ８ＤからＱ８Ｃ、Ｑ８
Ｂ、Ｑ８Ａ、Ｑ８Ｅ、Ｑ８Ｆ、Ｑ８Ｆの順にオンする。
トランジスタＱ７はトランジスタＱ７の全てがオフし、
トランジスタＱ８の全てがオンするまで、同じ順番でオ
フする。図５は制御電流ＰＨＳに応答した制御回路２８
の特性を示す。各電流ｉ０、ｉ１２０及びｉ２４０の遷
移は、他の２つの電流が一定、即ちオン又はオフのいず
れかであるときに発生する。したがって、１つの電流の
みが特定の瞬間に変化する。−６０°及び０°の間で、
トランジスタＱ８Ｄが徐々にオンし、徐々に電流をトラ
ンジスタＱ７Ａに供給し、一方、トランジスタＱ７Ｄは
徐々にオフする。これにより、ｉ２４０からｎｉ２４０
の遷移が生じ、一方、ｉ０は一定、ｎｉ１２０は一定で
ある。図６に示す様に、クロック遅延は実質的に制御電
圧の直線関数である。点線は実線の傾斜であり、位相制
御機能の非直線性を示す。
【００１８】
【発明の効果】本発明のクロック位相調整装置では、遅
延素子により入力正弦波信号から互いに等しい位相量だ
け異なる３つの正弦波信号を生成し、制御回路は位相制
御信号に応じて、１つの信号が変化するとき他の２つの
信号は一定レベルである３つ制御信号を発生する。３つ
の正弦波信号及び３つの位相制御信号を夫々３つの乗算
器に入力し、これらの乗算器のうちの２つの出力を合成
することにより、乗算器の使用によるノイズを減少させ
て、信号の遅延量を調整できる。
延素子により入力正弦波信号から互いに等しい位相量だ
け異なる３つの正弦波信号を生成し、制御回路は位相制
御信号に応じて、１つの信号が変化するとき他の２つの
信号は一定レベルである３つ制御信号を発生する。３つ
の正弦波信号及び３つの位相制御信号を夫々３つの乗算
器に入力し、これらの乗算器のうちの２つの出力を合成
することにより、乗算器の使用によるノイズを減少させ
て、信号の遅延量を調整できる。
【図１】本発明のクロック位相調整装置を表すブロック
図。
図。
【図２】本発明の装置の乗算器部分を示す回路図。
【図３】本発明の装置の制御部分を示す回路図。
【図４】本発明の装置の位相調整をベクトル形式で示し
たグラフ図。
たグラフ図。
【図５】本発明の装置に使用する乗算器用の制御電流の
グラフ図。
グラフ図。
【図６】本発明の装置の直線性を示すグラフ図。
１２、１４ 遅延手段 ２２、２４、２６ 乗算手段 ２８ 制御信号発生手段
Claims (1)
- 【請求項１】 入力正弦波から互いに等しい位相量だけ
異なる３つの正弦波を生成する遅延手段と、 位相制御信号に応じた振幅を各々が有し、１つが変化す
る間は、他は変化しない３つの制御信号を発生する制御
信号発生手段と、 上記３つの正弦波信号に上記３つの制御信号を夫々乗算
する３つの乗算手段とを具え、 該３つの乗算手段の出力を合成して、上記位相制御信号
に応じた位相遅延量を有する正弦波を生成することを特
徴とするクロック位相調整装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US765785 | 1991-09-26 | ||
| US07/765,785 US5157276A (en) | 1991-09-26 | 1991-09-26 | Low jitter clock phase adjust system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199089A true JPH05199089A (ja) | 1993-08-06 |
Family
ID=25074477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281018A Pending JPH05199089A (ja) | 1991-09-26 | 1992-09-25 | クロック位相調整装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157276A (ja) |
| EP (1) | EP0534638B1 (ja) |
| JP (1) | JPH05199089A (ja) |
| DE (1) | DE69215054D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402019A (en) * | 1992-08-06 | 1995-03-28 | Tektronix, Inc. | Phase startable clock device |
| US5554945A (en) * | 1994-02-15 | 1996-09-10 | Rambus, Inc. | Voltage controlled phase shifter with unlimited range |
| JP3754070B2 (ja) * | 1994-02-15 | 2006-03-08 | ラムバス・インコーポレーテッド | 遅延ロック・ループ |
| US6009039A (en) * | 1994-02-17 | 1999-12-28 | Fujitsu Limited | Semiconductor device |
| KR0158762B1 (ko) * | 1994-02-17 | 1998-12-01 | 세키자와 다다시 | 반도체 장치 |
| EP1146643B1 (en) | 1995-05-26 | 2005-12-21 | Rambus Inc. | Phase shifter for use in a quadrature clock generator |
| FR2736776B1 (fr) * | 1995-07-13 | 1997-09-26 | Sgs Thomson Microelectronics | Synthetiseur de frequences |
| US6404255B1 (en) * | 1995-09-22 | 2002-06-11 | Thomson Licensing S.A. | Phase shift apparatus |
| US5945860A (en) * | 1996-01-04 | 1999-08-31 | Northern Telecom Limited | CLM/ECL clock phase shifter with CMOS digital control |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| TW440767B (en) | 1998-06-02 | 2001-06-16 | Fujitsu Ltd | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| TW483255B (en) * | 1999-11-26 | 2002-04-11 | Fujitsu Ltd | Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission |
| US20050084047A1 (en) * | 2003-09-30 | 2005-04-21 | Seiko Epson Corporation | Clock signal correcting circuit and communicating apparatus |
| US20060062340A1 (en) * | 2004-09-20 | 2006-03-23 | Intersil Americas, Inc. | Phase adjuster |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170113A (ja) * | 1987-11-25 | 1989-07-05 | Tektronix Inc | 可変遅延回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910621B2 (ja) * | 1975-01-08 | 1984-03-10 | 日本電気株式会社 | デ−タ伝送復調器 |
| US3978407A (en) * | 1975-07-23 | 1976-08-31 | Codex Corporation | Fast start-up adaptive equalizer communication system using two data transmission rates |
| CA1268523A (en) * | 1984-10-31 | 1990-05-01 | Nec Corporation | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
| US4868428A (en) * | 1987-02-20 | 1989-09-19 | Cooper J Carl | Apparatus for shifting the frequency of complex signals |
| US4808936A (en) * | 1988-03-25 | 1989-02-28 | Tektronix, Inc. | Continuously variable clock delay circuit |
-
1991
- 1991-09-26 US US07/765,785 patent/US5157276A/en not_active Expired - Lifetime
-
1992
- 1992-09-09 DE DE69215054T patent/DE69215054D1/de not_active Expired - Lifetime
- 1992-09-09 EP EP92308184A patent/EP0534638B1/en not_active Expired - Lifetime
- 1992-09-25 JP JP4281018A patent/JPH05199089A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01170113A (ja) * | 1987-11-25 | 1989-07-05 | Tektronix Inc | 可変遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69215054D1 (de) | 1996-12-12 |
| EP0534638A1 (en) | 1993-03-31 |
| EP0534638B1 (en) | 1996-11-06 |
| US5157276A (en) | 1992-10-20 |
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