JP4256491B2 - 位相制御ループを具える集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に、周波数が制御入力端子に供給される電圧によって制御可能な信号を供給する出力端子を有している発振器と、入力端子が前記発振器の出力端子に接続され、出力端子が前記入力端子に供給される信号の周波数に対して分周された周波数の信号を供給する分周器と、一方の入力端子が基準信号を受信し、他方の入力端子が前記分周器の出力信号を受信する２つの入力端子及び前記発振器の制御入力端子に接続された出力端子を有している位相比較器とを具えている位相制御ループを有するアセンブリを含む集積回路に関するものである。
【０００２】
本発明は周波数がお互いに逓倍関係にあり、信号転換部が完全に同相となる２つの信号を必要とする際に適用することができる。特に、ラインクロック信号から画素周波数を生成するための液晶スクリーン用のインタフェース回路に適用することができる。
【０００３】
【従来の技術】
信号転換部が同相となる２つの信号を発生する回路は米国特許第５，０３６，２９７号から既知である。この文献に記載されているような回路では、発振器にタップ付きの遅延線を後続させ、タップの１つが選択回路によって或る基準信号と発振器の出力信号との位相比較結果の関数として選定されるようにしている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は一方の信号の周波数が他方の信号の周波数の倍数となり、これらの信号の転換部が完全に同相となり、且つ信号の周波数が変化してもクロックに対する移相量が一定のままとなる２つの信号を供給する集積回路を提供することにある。移相は理想的には次のような特性を有するようにすべきである。即ち、移相量が０°〜３６０°の範囲内でプログラム可能で、数１０年の頻度で良好に作動し、且つ位相雑音を引き起こさないようにすべきである。このようなことは、遅延線を用いる従来のアセンブリでは、周波数が変化する場合に変更しなければならない或る所定の時間偏移を伴うことになる。
【０００５】
【課題を解決するための手段】
本発明は冒頭にて述べた種類の集積回路において、前記アセンブリがさらに、前記発振器の出力端子に接続された入力端子及び該入力端子における信号に対して移相された信号を供給する出力端子を有している移相器と、該移相器の出力端子に接続されたクロック入力端子及び前記分周器の出力端子に接続された信号入力端子を有している再同期化モジュールとを具えていることを特徴とする。
【０００６】
本発明の好適例では、再同期化モジュールをＤ形フリップフロップとする。
【０００７】
さらに本発明の他の好適例では、前記再同期化モジュールが第１のＤ形フリップフロップと、これと同じタイプの第２のフリップフロップとを具え、前記第２フリップフロップのクロック入力端子が前記第１フリップフロップのクロック信号と同じクロック信号をインバータでの反転後に受信し、前記第１フリップフロップの信号入力端子が前記モジュールの入力端子を構成し、前記第２フリップフロップの出力端子が前記モジュールの出力端子を構成し、前記第１フリップフロップの出力端子がマルチプレクサを介して前記第２フリップフロップのデータ入力端子に接続され、前記マルチプレクサがディジタル位相制御入力信号によって制御されて、該マルチプレクサが前記第１フリップフロップの信号入力端子に供給される入力信号か、前記第１フリップフロップの出力端子からの信号のいずれかを選択して、前記第２フリップフロップの入力端子に供給するようにする。
【０００８】
前記移相器によって行われる移相量をプログラム可能とし、該移相量の大きさが前記移相器の制御入力端子に供給される制御信号によって制御されるようにするのが有利である。
【０００９】
前記発振器が、主信号と、該主信号に対してπ／２だけ移相された付加信号との２成分を有する信号を供給する二重の出力端子を有し、且つ移相量がプログラム可能である前記移相器が前記発振器の二重の出力端子に接続された二重の入力端子を有するようにするのが好適である。
【００１０】
さらに、前記プログラム可能な移相器が、それぞれ２つの入力端子と１つの出力端子とを有している第１及び第２の乗算器と、前記第１乗算器の出力端子及び前記第２乗算器の出力端子にそれぞれ接続された２つの入力端子を有している加算器とを具え、前記２つの各乗算器の第１入力端子が相俟って前記移相器の二重の入力端子を構成し、前記各乗算器の各第２入力端子がディジタル制御ワードを受信するようにし、これら２つのディジタル制御ワードの値を、これらの値をそれぞれ自乗した和が一定となるような値とし、前記各乗算器には、該乗算器の第１入力端子における信号に該乗算器の第２入力端子に供給されるディジタル制御ワードの値を逓倍して得られる信号を供給する手段を設けるのが有利である。
【００１１】
制御ワードのフォーマットをＮビットとする移相器では、前記ディジタル制御ワードのフォーマットをＮビットとし、前記各乗算器が、Ｎ−１ビットのうちの１つのビットで各々が制御されるＮ−１個のスイッチから成る切替段と、前記加算器の出力端子に接続され、且つ前記ビットの残余ビットによって制御される反転モジュールと、入力端子に配置され、且つ前記各スイッチの前に配置されるＮ−１個の増幅器とを具え、前記各増幅器の利得が、対応するスイッチを制御する前記制御ワードにおけるビットの重みに比例するようにするのが有利である。
【００１２】
【発明の実施の形態】
図１に示した集積回路１０は位相制御ループ７を有するアセンブリを具えている。この位相制御ループは次のようなものを具えている。即ち、
−周波数が接続ライン８によって供給される電圧により調整自在であり、且つ出力端子が主信号Ｐ１と、この主信号に対してπ／２だけ移相された付加信号Ｐ２との２成分を有する発振信号を送出する発振器３。このような信号を供給し得る発振器は当業者に既知であり、図１の頂部にブロック回路図で示すように、対称又は平衡信号を供給すると共に互いに交差結合で、即ち対称信号がループ内で互いに逆に供給されるように縦続接続される“Ｂ．Ｉ”にて示した２つの積分器によって構成することができる。発振器３の周波数は接続ライン８にて２つの各積分器に供給される信号によって制御される。第１及び第２積分器の各出力端子にはπ／２だけ移相された２つの信号Ｐ１及びＰ２が現われる；
−信号Ｐ１を１／Ｒに分周する分周器４；
−基準信号ＣＫＲＥＦに接続される一方の入力端子と分周器４の出力端子に接続される他方の入力端子との２つの入力端子に供給される信号の位相を比較する位相比較器１。この位相比較器の出力電圧は発振器３の周波数を制御するために低域通過フィルタ２を経て接続ライン８へと供給される。
【００１３】
位相制御ループを具えている上記アセンブリは移相回路５も具えており、この移相回路の移相量はディジタル制御信号ｄ−Ｐｈによってプログラム可能である。この移相器５は、発振器３の出力信号Ｐ１及びＰ２を受信する２重の入力端子を有しており、その出力端子ＣＫＮＯに入力信号Ｐ１／Ｐ２に対して移相された信号を供給し、この移相の大きさは制御信号ｄ−Ｐｈによって制御される。このような移相回路については後に詳細に説明する。
【００１４】
再同期化モジュール６は移相回路５の出力端子に接続されたクロック入力端子“ｃｌｋ”と、分周器４の出力端子に接続された“ｄａｔａ”（データ）信号入力端子と、制御信号ｄ−Ｐｈ用の入力端子とを有している。モジュール６の出力はアセンブリの出力ＣＫＲＥＦＯを構成する。このモジュール６用の回路としては通常のＤ形フリップフロップが適しており、この場合には制御信号ｄ−Ｐｈは用いられない。それでも、このモードにてＤ形フリップフロップを用いるよりももっと有利な回路について後に詳細に説明する。
【００１５】
図２は図１の移相器５に好適なプログラム可能な移相器を示す。このようなプログラム可能な移相器は可変量だけ移相すべき入力信号を受信するための２重の第１入力端子を有しており、斯かる入力信号は周波数が同じであるも、例えばＡ・ｃｏｓωｔ及びＡ・ｓｉｎωｔの形態で互いに９０°移相された２つの信号、即ちＶin及びＶin＋π／２で構成される。Ｃ及びＳで示した２重の第２入力端子はディジタル制御信号を受信し、移相器の出力端子Ｖout は入力信号に対して、前記制御信号によって規定される移相量Φを有するＡ′・ｃｏｓ（ωｔ−Φ）の出力信号を供給する。
【００１６】
入力端子Ｖinは第１乗算器２０の入力端子に接続され、入力端子Ｖin＋π／２は第２乗算器３０の入力端子に接続されている。第１乗算器２０の出力端子は、その入力端子にて受信された信号Ｖin＝Ａ・ｃｏｓωｔをＶ・ｃｏｓ（Φ）（ここに、Φは所望する移相量であり、Ｖは一定値である）に相当するディジタル値Ｃで逓倍して得られる信号を供給する。第２乗算器３０の出力端子は、信号Ｖin＋π／２をＶ・ｓｉｎ（Φ）に相当するディジタル値Ｓで逓倍した信号を供給する。Ｃ及びＳの値はＶ・ｃｏｓ（Φ）及びＶ・ｓｉｎ（Φ）にそれぞれ等しいから、これらを自乗した和は一定である（ｓｉｎ2 ＋ｃｏｓ2 ＝１であるから）。移相器は加算器４０も具えており、この加算器の第１入力端子は第１乗算器２０の出力端子に接続され、第２入力端子は第２乗算器３０の出力端子に接続されており、この加算器はその第１及び第２入力端子にて受信された信号の和から、出力端子Ｖout に移相された信号Ａ・Ｖ・ｃｏｓ（ωｔ−Φ）を供給する。
【００１７】
図３は図２の乗算器２０の構成を示すブロック図であり、乗算器３０も同じように構成される。ここでは、制御ワードＣは例えば４ビットＳ０，Ｓ１，Ｓ２，Ｓ３とする。この乗算器は次のような構成要素を具えている。即ち、
−３ビットＳ１，Ｓ２，Ｓ３によって制御される３つのスイッチから成る切替段２１；
−各々が前記スイッチの１つに接続される３つの入力端子と１つの出力端子とを有している加算器２２；
−入力端子が加算器２２の出力端子に接続され、出力端子が乗算器の出力端子Ｖmultを構成し、ビットＳ０の値に応じて信号を反転したり、しなかったりする反転モジュール２３；
−乗算器を構成するアセンブリの入力端子に配置され、各々が乗算器の入力信号Ｖinを受信し、各出力信号が切替段２１の３つスイッチのうちの１つで制御される３個の増幅器から成る増幅段２４。この増幅段のｉ番目の増幅器（ｉ＝１〜３）の利得は、後続するスイッチを制御するコードワードにおけるビットの重みに比例させる。
【００１８】
図４の回路は図１の再同期化モジュール６を実現するのに好適な簡単なフリップフロップを示す。このようなフリップフロップでは状態の変化を予想することができず、クロック信号“ｃｌｋ”のエッジがデータ信号“ｄａｔａ”のエッジとおおよそ一致となる場合に、信号エッジが欠落することがある。図４のアセンブリはＤ形フリップフロップと同じ入力端子及び出力端子、即ち図１の“ｄａｔａ”入力端子に相当する再同期化データ入力端子“ｄａｔａ”と、図１の“ｃｌｋ”入力端子に相当するクロック入力端子“ｃｌｋ”と、図１の出力端子ＣＫＲＥＦＯに相当する出力端子ＣＫＲＥＦＯとを有している。これはＤ形の第１フリップフロップ６３と、同じタイプの第２フリップフロップ６５とを具えている。フリップフロップ６３のクロック入力端子はインバータ６１での反転後にクロック信号“ｃｌｋ”を受信する。フリップフロップ６５のクロック入力端子はインバータ６２での第２反転後に同じクロック信号を受信する。フリップフロップ６３の信号入力端子はデータ入力端子“ｄａｔａ”に接続される。フリップフロップ６５の出力端子は出力端子ＣＫＲＥＦＯに接続され、このフリップフロップ６５の入力端子はマルチプレクサ６４の出力端子に接続されている。マルチプレクサ６４は、それが“ｄａｔａ”入力信号か、フリップフロップ６３からの信号Ｑ１のいずれかを選択するようにディジタル制御入力ｄ−Ｐｈによって制御される。“ｄａｔａ”信号は先ずクロックの立下がりエッジでフリップフロップ６３にて同期がとられて信号Ｑ１を発生し、次いでこの信号Ｑ１はクロックの立上がりエッジでフリップフロップ６５にて再同期がとられる。２つの信号“ｄａｔａ”と“ｃｌｋ”が一致しない場合には、制御信号ｄ−Ｐｈの特定の値でマルチプレクサ６４がフリップフロップ６５によって再同期させる“ｄａｔａ”信号を選定する。
【図面の簡単な説明】
【図１】位相制御ループを有するアセンブリを具えている本発明による集積回路を示すブロック図である。
【図２】プログラム可能な移相器の例を示すブロック図である。
【図３】図２のプログラム可能移相器における乗算器の例を示すブロック図である。
【図４】再同期化モジュールの例を示すブロック図である。
【符号の説明】
１ 位相比較器
２ 低域通過フィルタ
３ 発振器
４ 分周器
５ 移相器
６ 再同期化モジュール
７ 位相制御ループ
１０ 集積回路
【発明の属する技術分野】
本発明は、特に、周波数が制御入力端子に供給される電圧によって制御可能な信号を供給する出力端子を有している発振器と、入力端子が前記発振器の出力端子に接続され、出力端子が前記入力端子に供給される信号の周波数に対して分周された周波数の信号を供給する分周器と、一方の入力端子が基準信号を受信し、他方の入力端子が前記分周器の出力信号を受信する２つの入力端子及び前記発振器の制御入力端子に接続された出力端子を有している位相比較器とを具えている位相制御ループを有するアセンブリを含む集積回路に関するものである。
【０００２】
本発明は周波数がお互いに逓倍関係にあり、信号転換部が完全に同相となる２つの信号を必要とする際に適用することができる。特に、ラインクロック信号から画素周波数を生成するための液晶スクリーン用のインタフェース回路に適用することができる。
【０００３】
【従来の技術】
信号転換部が同相となる２つの信号を発生する回路は米国特許第５，０３６，２９７号から既知である。この文献に記載されているような回路では、発振器にタップ付きの遅延線を後続させ、タップの１つが選択回路によって或る基準信号と発振器の出力信号との位相比較結果の関数として選定されるようにしている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は一方の信号の周波数が他方の信号の周波数の倍数となり、これらの信号の転換部が完全に同相となり、且つ信号の周波数が変化してもクロックに対する移相量が一定のままとなる２つの信号を供給する集積回路を提供することにある。移相は理想的には次のような特性を有するようにすべきである。即ち、移相量が０°〜３６０°の範囲内でプログラム可能で、数１０年の頻度で良好に作動し、且つ位相雑音を引き起こさないようにすべきである。このようなことは、遅延線を用いる従来のアセンブリでは、周波数が変化する場合に変更しなければならない或る所定の時間偏移を伴うことになる。
【０００５】
【課題を解決するための手段】
本発明は冒頭にて述べた種類の集積回路において、前記アセンブリがさらに、前記発振器の出力端子に接続された入力端子及び該入力端子における信号に対して移相された信号を供給する出力端子を有している移相器と、該移相器の出力端子に接続されたクロック入力端子及び前記分周器の出力端子に接続された信号入力端子を有している再同期化モジュールとを具えていることを特徴とする。
【０００６】
本発明の好適例では、再同期化モジュールをＤ形フリップフロップとする。
【０００７】
さらに本発明の他の好適例では、前記再同期化モジュールが第１のＤ形フリップフロップと、これと同じタイプの第２のフリップフロップとを具え、前記第２フリップフロップのクロック入力端子が前記第１フリップフロップのクロック信号と同じクロック信号をインバータでの反転後に受信し、前記第１フリップフロップの信号入力端子が前記モジュールの入力端子を構成し、前記第２フリップフロップの出力端子が前記モジュールの出力端子を構成し、前記第１フリップフロップの出力端子がマルチプレクサを介して前記第２フリップフロップのデータ入力端子に接続され、前記マルチプレクサがディジタル位相制御入力信号によって制御されて、該マルチプレクサが前記第１フリップフロップの信号入力端子に供給される入力信号か、前記第１フリップフロップの出力端子からの信号のいずれかを選択して、前記第２フリップフロップの入力端子に供給するようにする。
【０００８】
前記移相器によって行われる移相量をプログラム可能とし、該移相量の大きさが前記移相器の制御入力端子に供給される制御信号によって制御されるようにするのが有利である。
【０００９】
前記発振器が、主信号と、該主信号に対してπ／２だけ移相された付加信号との２成分を有する信号を供給する二重の出力端子を有し、且つ移相量がプログラム可能である前記移相器が前記発振器の二重の出力端子に接続された二重の入力端子を有するようにするのが好適である。
【００１０】
さらに、前記プログラム可能な移相器が、それぞれ２つの入力端子と１つの出力端子とを有している第１及び第２の乗算器と、前記第１乗算器の出力端子及び前記第２乗算器の出力端子にそれぞれ接続された２つの入力端子を有している加算器とを具え、前記２つの各乗算器の第１入力端子が相俟って前記移相器の二重の入力端子を構成し、前記各乗算器の各第２入力端子がディジタル制御ワードを受信するようにし、これら２つのディジタル制御ワードの値を、これらの値をそれぞれ自乗した和が一定となるような値とし、前記各乗算器には、該乗算器の第１入力端子における信号に該乗算器の第２入力端子に供給されるディジタル制御ワードの値を逓倍して得られる信号を供給する手段を設けるのが有利である。
【００１１】
制御ワードのフォーマットをＮビットとする移相器では、前記ディジタル制御ワードのフォーマットをＮビットとし、前記各乗算器が、Ｎ−１ビットのうちの１つのビットで各々が制御されるＮ−１個のスイッチから成る切替段と、前記加算器の出力端子に接続され、且つ前記ビットの残余ビットによって制御される反転モジュールと、入力端子に配置され、且つ前記各スイッチの前に配置されるＮ−１個の増幅器とを具え、前記各増幅器の利得が、対応するスイッチを制御する前記制御ワードにおけるビットの重みに比例するようにするのが有利である。
【００１２】
【発明の実施の形態】
図１に示した集積回路１０は位相制御ループ７を有するアセンブリを具えている。この位相制御ループは次のようなものを具えている。即ち、
−周波数が接続ライン８によって供給される電圧により調整自在であり、且つ出力端子が主信号Ｐ１と、この主信号に対してπ／２だけ移相された付加信号Ｐ２との２成分を有する発振信号を送出する発振器３。このような信号を供給し得る発振器は当業者に既知であり、図１の頂部にブロック回路図で示すように、対称又は平衡信号を供給すると共に互いに交差結合で、即ち対称信号がループ内で互いに逆に供給されるように縦続接続される“Ｂ．Ｉ”にて示した２つの積分器によって構成することができる。発振器３の周波数は接続ライン８にて２つの各積分器に供給される信号によって制御される。第１及び第２積分器の各出力端子にはπ／２だけ移相された２つの信号Ｐ１及びＰ２が現われる；
−信号Ｐ１を１／Ｒに分周する分周器４；
−基準信号ＣＫＲＥＦに接続される一方の入力端子と分周器４の出力端子に接続される他方の入力端子との２つの入力端子に供給される信号の位相を比較する位相比較器１。この位相比較器の出力電圧は発振器３の周波数を制御するために低域通過フィルタ２を経て接続ライン８へと供給される。
【００１３】
位相制御ループを具えている上記アセンブリは移相回路５も具えており、この移相回路の移相量はディジタル制御信号ｄ−Ｐｈによってプログラム可能である。この移相器５は、発振器３の出力信号Ｐ１及びＰ２を受信する２重の入力端子を有しており、その出力端子ＣＫＮＯに入力信号Ｐ１／Ｐ２に対して移相された信号を供給し、この移相の大きさは制御信号ｄ−Ｐｈによって制御される。このような移相回路については後に詳細に説明する。
【００１４】
再同期化モジュール６は移相回路５の出力端子に接続されたクロック入力端子“ｃｌｋ”と、分周器４の出力端子に接続された“ｄａｔａ”（データ）信号入力端子と、制御信号ｄ−Ｐｈ用の入力端子とを有している。モジュール６の出力はアセンブリの出力ＣＫＲＥＦＯを構成する。このモジュール６用の回路としては通常のＤ形フリップフロップが適しており、この場合には制御信号ｄ−Ｐｈは用いられない。それでも、このモードにてＤ形フリップフロップを用いるよりももっと有利な回路について後に詳細に説明する。
【００１５】
図２は図１の移相器５に好適なプログラム可能な移相器を示す。このようなプログラム可能な移相器は可変量だけ移相すべき入力信号を受信するための２重の第１入力端子を有しており、斯かる入力信号は周波数が同じであるも、例えばＡ・ｃｏｓωｔ及びＡ・ｓｉｎωｔの形態で互いに９０°移相された２つの信号、即ちＶin及びＶin＋π／２で構成される。Ｃ及びＳで示した２重の第２入力端子はディジタル制御信号を受信し、移相器の出力端子Ｖout は入力信号に対して、前記制御信号によって規定される移相量Φを有するＡ′・ｃｏｓ（ωｔ−Φ）の出力信号を供給する。
【００１６】
入力端子Ｖinは第１乗算器２０の入力端子に接続され、入力端子Ｖin＋π／２は第２乗算器３０の入力端子に接続されている。第１乗算器２０の出力端子は、その入力端子にて受信された信号Ｖin＝Ａ・ｃｏｓωｔをＶ・ｃｏｓ（Φ）（ここに、Φは所望する移相量であり、Ｖは一定値である）に相当するディジタル値Ｃで逓倍して得られる信号を供給する。第２乗算器３０の出力端子は、信号Ｖin＋π／２をＶ・ｓｉｎ（Φ）に相当するディジタル値Ｓで逓倍した信号を供給する。Ｃ及びＳの値はＶ・ｃｏｓ（Φ）及びＶ・ｓｉｎ（Φ）にそれぞれ等しいから、これらを自乗した和は一定である（ｓｉｎ2 ＋ｃｏｓ2 ＝１であるから）。移相器は加算器４０も具えており、この加算器の第１入力端子は第１乗算器２０の出力端子に接続され、第２入力端子は第２乗算器３０の出力端子に接続されており、この加算器はその第１及び第２入力端子にて受信された信号の和から、出力端子Ｖout に移相された信号Ａ・Ｖ・ｃｏｓ（ωｔ−Φ）を供給する。
【００１７】
図３は図２の乗算器２０の構成を示すブロック図であり、乗算器３０も同じように構成される。ここでは、制御ワードＣは例えば４ビットＳ０，Ｓ１，Ｓ２，Ｓ３とする。この乗算器は次のような構成要素を具えている。即ち、
−３ビットＳ１，Ｓ２，Ｓ３によって制御される３つのスイッチから成る切替段２１；
−各々が前記スイッチの１つに接続される３つの入力端子と１つの出力端子とを有している加算器２２；
−入力端子が加算器２２の出力端子に接続され、出力端子が乗算器の出力端子Ｖmultを構成し、ビットＳ０の値に応じて信号を反転したり、しなかったりする反転モジュール２３；
−乗算器を構成するアセンブリの入力端子に配置され、各々が乗算器の入力信号Ｖinを受信し、各出力信号が切替段２１の３つスイッチのうちの１つで制御される３個の増幅器から成る増幅段２４。この増幅段のｉ番目の増幅器（ｉ＝１〜３）の利得は、後続するスイッチを制御するコードワードにおけるビットの重みに比例させる。
【００１８】
図４の回路は図１の再同期化モジュール６を実現するのに好適な簡単なフリップフロップを示す。このようなフリップフロップでは状態の変化を予想することができず、クロック信号“ｃｌｋ”のエッジがデータ信号“ｄａｔａ”のエッジとおおよそ一致となる場合に、信号エッジが欠落することがある。図４のアセンブリはＤ形フリップフロップと同じ入力端子及び出力端子、即ち図１の“ｄａｔａ”入力端子に相当する再同期化データ入力端子“ｄａｔａ”と、図１の“ｃｌｋ”入力端子に相当するクロック入力端子“ｃｌｋ”と、図１の出力端子ＣＫＲＥＦＯに相当する出力端子ＣＫＲＥＦＯとを有している。これはＤ形の第１フリップフロップ６３と、同じタイプの第２フリップフロップ６５とを具えている。フリップフロップ６３のクロック入力端子はインバータ６１での反転後にクロック信号“ｃｌｋ”を受信する。フリップフロップ６５のクロック入力端子はインバータ６２での第２反転後に同じクロック信号を受信する。フリップフロップ６３の信号入力端子はデータ入力端子“ｄａｔａ”に接続される。フリップフロップ６５の出力端子は出力端子ＣＫＲＥＦＯに接続され、このフリップフロップ６５の入力端子はマルチプレクサ６４の出力端子に接続されている。マルチプレクサ６４は、それが“ｄａｔａ”入力信号か、フリップフロップ６３からの信号Ｑ１のいずれかを選択するようにディジタル制御入力ｄ−Ｐｈによって制御される。“ｄａｔａ”信号は先ずクロックの立下がりエッジでフリップフロップ６３にて同期がとられて信号Ｑ１を発生し、次いでこの信号Ｑ１はクロックの立上がりエッジでフリップフロップ６５にて再同期がとられる。２つの信号“ｄａｔａ”と“ｃｌｋ”が一致しない場合には、制御信号ｄ−Ｐｈの特定の値でマルチプレクサ６４がフリップフロップ６５によって再同期させる“ｄａｔａ”信号を選定する。
【図面の簡単な説明】
【図１】位相制御ループを有するアセンブリを具えている本発明による集積回路を示すブロック図である。
【図２】プログラム可能な移相器の例を示すブロック図である。
【図３】図２のプログラム可能移相器における乗算器の例を示すブロック図である。
【図４】再同期化モジュールの例を示すブロック図である。
【符号の説明】
１ 位相比較器
２ 低域通過フィルタ
３ 発振器
４ 分周器
５ 移相器
６ 再同期化モジュール
７ 位相制御ループ
１０ 集積回路
Claims (4)
- 周波数が制御入力端子に供給される電圧によって制御可能な信号を供給する出力端子を有している発振器と、
入力端子が前記発振器の出力端子に接続され、出力端子が前記入力端子に供給される信号の周波数に対して分周された周波数の信号を供給する分周器と、
一方の入力端子が基準信号を受信し、他方の入力端子が前記分周器の出力信号を受信する２つの入力端子及び前記発振器の制御入力端子に接続された出力端子を有している位相比較器と
前記発振器の出力端子に接続された入力端子及び該入力端子における信号に対して移相された信号を供給する出力端子を有している移相器と、
を具えている位相制御ループを有するアセンブリを含む集積回路において、
前記移相器が、該移相器の前記入力端子における前記信号に与えられる移相量を決めるディジタル制御信号を受信する端子を有し、
前記アセンブリがさらに、前記移相器からの出力信号を受信するクロック入力端子、前記分周器からの出力信号を受信するデータ入力端子及び該データ入力端子におけるデータ信号と同一であり、前記クロック入力端子における信号と同期している信号を出力する出力端子を有している再同期化モジュールを具えていること、
を特徴とする位相制御ループを具える集積回路。 - 前記再同期化モジュールが、
インバータを介して前記クロック入力端子に接続された第１フリップフロップのクロック入力端子、前記データ入力端子に接続された第１フリップフロップのデータ入力端子及び出力信号を供給する出力端子を有するＤ形の第１フリップフロップと、
インバータを介して前記第１フリップフロップのクロック入力端子に接続された入力端子、データ入力端子および前記信号を供給する出力端子を有するＤ形の第２フリップフロップと、
前記ディジタル制御信号によって、前記データ信号あるいは前記第１フリップフロップからの出力信号のいずれかを前記第２フリップフロップのデータ入力端子に供給するように制御可能なマルチプレクサと、
を具えることを特徴とする請求項１に記載の集積回路。 - 前記発振器が、主信号を供給する出力端子と、該主信号に対してπ／２だけ移相された付加信号を供給する出力端子をと有し、前記移相器が、
前記主信号に第１のディジタル制御ワードを乗算する第１乗算器と、
前記付加信号に第２のディジタル制御ワードを乗算する第２乗算器と、
前記第１及び第２乗算器の出力信号を加算する加算器と、
を具え、前記第１及び第２のディジタル制御ワードが、これらの値をそれぞれ自乗した和が一定となるような値とすること、
を特徴とする請求項１に記載の集積回路。 - 前記第１のディジタル制御ワード及び前記第２のディジタル制御ワードのフォーマットをＮビットとし、前記各乗算器が、
前記第１のディジタル制御ワード及び前記第２のディジタル制御ワードのＮ−１ビットのうちの１つのビットで各々が制御されるＮ−１個のスイッチから成る切替段と、
前記加算器の出力端子に接続され、且つ前記ビットの残余ビットによって制御される反転モジュールと、
前記各スイッチの入力端子の前に配置されるＮ−１個の増幅器と、を具え、前記各増幅器の利得が、対応するスイッチを制御する前記第１のディジタル制御ワード及び前記第２のディジタル制御ワードにおけるビットの重みに比例するようにしたこと、
を特徴とする請求項３に記載の集積回路。
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