JP3621631B2 - 可変位相シフトクロック発生器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、周期的波形の発生に関し、特に、標準クロック位相間で複数の小クロック位相を発生することができるクロック位相発生器に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
多くのアナログおよびデジタルアプリケーションでは、周知の定義されたクロック位相を有するクロック信号を発生する必要がある。これらのアプリケーションは、データおよびクロック再生回路、データ取得装置、パルス波変調発生器およびクロック乗算器を含む。
【０００３】
図１は、周期Ｐを有する典型的なクロック信号Ｃ_１を示す。このクロックを、期間Ｄ（たとえば、２ナノ秒）だけ遅延させ、遅延したクロック信号を第２のクロック信号Ｃ_２として出力することによって、位相遅延Ｄを導入することができる。したがって、たとえば、クロック信号Ｃ_１が８ナノ秒の期間Ｐを有する場合は、各々の連続するクロック信号に２ナノ秒遅延Ｄを導入することにより、全部が第１のクロック信号Ｃ_１に基づいて発生する４つのクロック信号Ｃ_１乃至Ｃ_４を制御目的のために使用することができる。
【０００４】
従来技術を使用して、等間隔クロック信号は、多相クロック発生器や遅延ロックドループ（ＤＬＬ）で発生する。参照によりここに含まれるコー（Ｃｏ）等の米国特許第５，４３６，９３９号は、多相クロック発生器の１つを教示している。多相クロック発生器およびＤＬＬは共に、一連の遅延素子を用いて“タップ”から複数の出力クロック信号を発生する。特定のタップと関連する位相遅延Ｄは、“タップ遅延”と呼ばれる。３つの従来方式を使用して、タップ遅延のサイズは、遅延セルの固有遅延プラス遅延セルが駆動する負荷からの遅延の速度で制限される。たとえば、電圧制御発振器（ＶＣＯ）の一連のインバータを用いて位相遅延Ｄを実行するのが普通である。しかしながら、最新技術のインバータを用いて可能な最小の遅延は、およそ２００ｐＳに等しい。したがって、たとえば、８ナノ秒（８０００ｐＳ）期間にわたって利用可能なタップの最大数は、４０である（８０００ｐＳ÷２００ｐＳ＝４０）。よって、従来の多相クロック発生器およびＤＤＬは、遅延セルの固有遅延より小さいタップ遅延を要するアプリケーションに適さない。さらに、従来の多相クロック発生器およびＤＤＬは、可変位相遅延を有するクロック信号を出力することができないので、可変位相シフトクロック信号を要するアプリケーションに適さない。
【０００５】
したがって、従来の遅延セルの固有遅延より小さいタップ遅延を伴う可変位相シフトクロック信号を発生することができる多相クロック発生器の必要性が存在する。
【０００６】
【課題を解決するための手段】
本発明によれば、標準的多相クロック発生器またはＤＬＬで達成できる最小および最大遅延値は、クロック発生器の潜在遅延の範囲を確立するように決定され、次いで、副タップまたは“仮想タップ”が、遅延範囲にはめ込まれ、より小さな遅延が選択されて、各タップからの出力クロック信号に追加されるのを可能にする。
【０００７】
【発明の実施の形態】
図２は、本発明による可変位相遅延回路を示す。標準的なＰＬＬ１０は、知られている仕方で、それぞれタップＴ_１，Ｔ_２，Ｔ_３，Ｔ_４から複数（この例では、４つ）の位相シフトされたクロック信号Ｃ_１，Ｃ_２，Ｃ_３，Ｃ_４を発生する。ＰＬＬ１０は、これらの等間隔の固定クロック信号を発生し、各クロック信号は、タップＴ_１から出力される第１のクロック信号に対して予め決められた位相整列を有する。２つの隣り合ったタップ（この例では、Ｔ_１とＴ_２）は、基準帰還ループ２０に出力され、いくつかまたは全部（この例ではＴ_１乃至Ｔ_４）は、位相制御ブロック３０に出力される。
【０００８】
基準ループ２０は、それぞれ、タップＴ_１およびＴ_２からのクロック出力を受けるように接続された一対の従来の遅延セル２２および２４（たとえば、電流極小式遅延セル）と、従来の位相比較器／フィルタ２６と、基準デジタル−アナログコンバータ（ＤＡＣ）２８とからなる。基準ループ２０の目的は，遅延セル２２の出力が遅延セル２４の出力に位相整列されるように、遅延セル２２の出力に余分の遅延を加えることである。遅延セル２２および遅延セル２４の出力は、位相比較器６に入力される。知られている仕方で、位相比較器６は、遅延セル２２および２４の出力間の位相差に対応する電圧Ｖ_ＢＩＡＳを出力する。この比較が、遅延セル２４から出力される位相が遅延セル２２から出力される位相より進んでいる場合は、Ｖ_ＢＩＡＳは、各遅延セルの位相が重なり合う（すなわち、位相整列される）まで調整される。遅延セル２４からの出力が遅延セル２２からの出力より遅れている場合は、２つの遅延セル２２および２４の出力が位相整列されるまで反対方向に調整される。このように、基準ループ２０において、遅延セル２２からの出力と遅延セル２４からの出力間の位相差は、負帰還ループで調整され、出力を位相整列された状態に保つ。
【０００９】
図３は、基準ＤＡＣ２８の一実施例を示す。図３に示されるように、基準ＤＡＣ２８は、２つの同じＤＡＣ２８Ａおよび２８Ｂからなる。ＤＡＣ２８Ａは、一連の９個のダイオード接続されたＮチャンネル電界効果トランジスタ（ＮＦＥＴ）ＭＮ１乃至ＭＮ９と８個の制御ＮＦＥＴ ＭＮ１０乃至ＭＮ１７からなる。ＮＦＥＴ ＭＮ１は、常に“オン”である（すなわち、常にダイオードとして働く）ベースダイオードまたはペデスタルダイオードとして働く。ＮＦＥＴ ＭＮ２乃至ＭＮ９は、同様にいつでも“オン”のままになるようにＶ_ＤＤに接続されたゲートを持つＮＦＥＴ ＭＮ１０乃至ＭＮ１７で制御される。Ｐチャンネル電界効果トランジスタ（ＰＦＥＴ）ＭＰ１は、タップＴ_１からの入力の位相を動かすために加減できる先頭電流を発生する。したがって、ＤＡＣ２８Ａに到来する電圧Ｖ_ＢＩＡＳは、９個のダイオード接続されたＮＦＥＴ ＭＮ１乃至ＭＮ９の全部で作用され、遅延セル２２に最小電圧Ｖｍｉｎを出力する。それに応じて、遅延セル２２において、最大遅延量がＴ_１からの出力に加えられて、位相比較器２６に送られる。したがって、遅延セル２２の出力は、遅延セルの最も遅い動作を定義する。
【００１０】
ＤＡＣ２８Ｂは、同様に動作するが、ゲインが少なく、最大電圧を発生し、したがって、Ｔ_２からの出力に対して最小遅延を発生する。詳細には、ＮＦＥＴ ＭＮ１８乃至ＭＮ３４は、ＭＮ１乃至ＭＮ１７と同様に互いに接続されている。しかしながら、制御ＮＦＥＴ ＭＮ２７乃至ＭＮ３４のゲートは接地されており、したがって、制御ＮＦＥＴ Ｍ２７乃至Ｍ３４は、常に“オフ”となっている（すなわち、これらは、回路からダイオード接続されたＮＦＥＴを“除去”するように働く）。したがって、ＤＡＣ２８Ａおよび２８Ｂは、ＤＡＣ２８Ｂが、ペデスタルダイオードＭＮ１８の効果にのみ基づいて電圧バイアスを作り出しているのに対して、ＤＡＣ２８Ａが、ペデスタルダイオードＭＮ１とダイオードＭＮ２乃至ＭＮ９の併せられた効果に基づいてバイアス電圧を作り出しているという点で異なっている。したがって、ＤＡＣ２８Ｂは、遅延セル２４に最大電圧量を供給するように働く。このようにして、最小遅延量（すなわち、遅延セル２４の固有遅延）が加えられ、したがって、遅延セル２４の出力は、遅延セルの最も早い動作を定義する。
【００１１】
図２および図３は、集積回路の一部として形成されているように基準ＤＡＣ２８を示しているが、代わりに、基準ＤＡＣより供給される基準電圧（または電流）は、チップ外の供給源から供給しても良い。
【００１２】
また、位相比較器２６からの出力電圧Ｖ_ＢＩＡＳは、制御ＤＡＣ３１と副遅延セル３２，３４，３６，３８で形成された制御ループ３０にも出力される。また、制御ＤＡＣ３１は、図４に関して以下により詳細に説明されるように、制御信号の形でユーザー入力を受ける。したがって、制御ＤＡＣ３１は、位相比較器２６から、ＤＡＣ２８ばかりでなくユーザー制御入力より受けたのと同じバイアス電圧Ｖ_ＢＩＡＳを受け、遅延セル３２乃至３８の各々への制御電圧Ｖ_{ＣＯＮＴＲＯＬ}を発生する。また，遅延セル３２乃至３８は、ＰＬＬ２０から、それぞれ、タップＴ_１乃至Ｔ_４からの出力を受ける。制御電圧Ｖ_{ＣＯＮＴＲＯＬ}は、タップＴ_１乃至Ｔ_４からの出力に追加の遅延を導入し、これらの遅延されたクロックは、制御電圧Ｖ_{ＣＯＮＴＲＯＬ}で確認されたようにユーザーの遅延要求に基づいて副タップＳＴ_１乃至ＳＴ_４（それぞれ、遅延素子３２乃至３８に対応する）から出力される。制御ＤＡＣ３１の一実施例は、図４に詳細に示される。制御ＤＡＣ３１は、１つを除いて制御ＤＡＣ２８の制御ＤＡＣ２８Ａと同じである。Ｖ_ＤＤに接続された制御トランジスタＭＮ４４乃至ＭＮ５１のゲートを持つ代わりに、制御入力ＣＩ_１乃至ＣＩ_８が備えられており、これらは、制御トランジスタＭＮ４４乃至ＭＮ５１の各々を選択的にオンまたはオフする能力をシステムのユーザーに提供し、したがって、ダイオード接続されたトランジスタＭＮ３６乃至ＭＮ４３の動作を制御する。したがって、ユーザーは、タップＴ_１およびＴ_２の出力で定義された範囲内に（この実施例では）８つまでの“小遅延”ＳＤ_１乃至ＳＤ_８の出力を持ち、各々が、遅延セル３２，３４，３６，３６，３８へ望ましい制御電圧Ｖ_{ＣＯＮＴＲＯＬ}を出力することによってタップＴ_１乃至Ｔ_４の出力に追加することができる。このようにして、システムの遅延素子から利用可能な最大遅延は、ユーザーにより選択された漸増で同等のより長い遅延まで増加させることができる。
【００１３】
図５は、クロックパルス間に付加された状態で示されている８つの小クロックＳＣ_１乃至ＳＣ_８を伴う、図１のクロックパルスＣ_１およびＣ_２を示す。したがって、たとえば、ユーザーが、図４の制御入力中のどれか２つ（たとえば、ＣＩ_１およびＣＩ_２）にデジタル０を供給し、残りの制御入力（たとえば、ＣＩ_３乃至ＣＩ_８）にデジタル１を供給した場合、６個のダイオード接続されたトランジスタ（ＭＮ３８乃至ＭＮ４３）は能動となり、残りのダイオード接続されたトランジスタ（ＭＮ３６乃至ＭＮ３７）は非能動となり、２つの小遅延の同等物が各クロック信号Ｃ_１乃至Ｃ_４（図５に示されるＣ_１およびＣ_２のみ）に加えられ、その結果、遅延セル３２および３４の出力ＳＴ_１およびＳＴ_２はそれぞれ、図５のそれぞれ小クロックＳＣ_１−２およびＳＣ_２−２に対応する。また、遅延セル３６および３８の出力は、それに応じて遅延される。
【００１４】
この実施例では、８つの選択可能な小遅延が示されている。しかしながら、ユーザーの要求に依存して、どんな数の小遅延も使用することができる。
【００１５】
この追加の遅延を副タップより導入することにより、ユーザーは、使用される副タップの数でのみ制限されたどんな望ましいクロック位相も指定することができ、いつでも変更を実行することができ、すなわち、位相は可変することができる。
【００１６】
ここでは本発明の原理が説明されたが、この説明は、単なる例としてなされ、本発明の範囲への制限としてなされていないことが、当業者に理解されるべきである。たとえば、この開示は、最大電圧Ｖ_ＭＡＸおよび最小電圧Ｖ_ＭＩＮの使用の特定の参照を行っているが、当業者は、簡単な変換が同じ結果を成し遂げるために最大電流Ｃ_ＭＡＸおよび最小電流Ｃ_ＭＩＮの使用を許すことがわかる。したがって、付随の請求項により、本発明の真の精神および範囲内にある本発明の全ての修正をカバーしているものである。
【図面の簡単な説明】
【図１】従来技術のクロック発生器で発生するクロック信号を示す図である。
【図２】本発明による可変位相遅延回路のブロック図である。
【図３】本発明による基準ＤＡＣの一実施例を示す図である。
【図４】本発明による制御ＤＡＣの一実施例を示す図である。
【図５】本発明による規則的なクロックパルスへの小クロックパルスの付加を示す図である。

Claims (9)

1. 発生されたクロック信号に遅延を加えることができる１つもしくはそれより多くの遅延素子を含むクロック発生器により発生されるクロック信号に遅延を選択的に加える方法であって、
   該遅延素子のうちの１つを使用して達成できる最小遅延Ｄ_ＭＩＮから最大遅延Ｄ_ＭＡＸまでの遅延範囲を設立するステップであって、少なくとも
   第１のクロック信号を発生して、それに該遅延素子の１つにより達成できる最小の遅延に等しい遅延量を加え、
   第２のクロック信号を発生して、それに該遅延素子のうちの１つにより達成できる最大の遅延に等しい遅延量を加え、および
   該第１のクロック信号と該第２のクロック信号を比較して、その間の差異を決定し、これにより該遅延範囲を設定する、
   ことによりなされるステップと、
   Ｄ_ＭＡＸより小さいサイズの１つもしくはそれより多くの部分遅延Ｄ_Ｓを生成するステップであって、少なくとも
   該遅延範囲を、生成される部分遅延Ｄ _Ｓ の数に対応する予め定められた数の部分分割要素に分割し、および
   該部分分割要素の各々に対応する部分遅延Ｄ _Ｓ を出力する、
   ことによりなされるステップと、
   該発生されたクロック信号に該部分遅延Ｄ_Ｓの１つもしくは２つ以上のものを加えるステップであって、少なくとも
   該発生されたクロック信号に加えられる部分遅延Ｄ _Ｓ の合計数を示す制御入力を受信し、および
   該部分遅延Ｄ _Ｓ の合計数を各発生されたクロック信号に加える、
   ことによりなされるステップと、を含む方法。
2. 発生された基準クロック信号に基づいて複数の位相整列されたクロック信号を発生するためのクロック発生器を有する集積回路であって、
   複数の位相シフトされたクロック信号を発生する位相ロックループ（ＰＬＬ）と、
   該ＰＬＬにより発生される該位相シフトされたクロック信号中の２つを受けるように接続され、バイアス電圧を出力する基準帰還ループと、
   該位相シフトされたクロック信号に追加されるべき部分遅延のサイズを決定する制御入力と、該バイアス電圧とを受けるように接続された位相制御ブロックとを含む集積回路。
3. 請求項２記載の集積回路において、前記位相制御ブロックが、
   前記制御入力および前記バイアス電圧を受けるように接続され、制御電圧を出力するデジタル−アナログコンバータ（ＤＡＣ）と、
   前記位相シフトされたクロック信号と前記制御電圧を受けるように接続された複数の部分遅延素子とを含み、前記遅延素子は、前記制御電圧を前記位相シフトされたクロック信号に追加することにより、前記部分遅延を前記位相シフトされたクロック信号に追加する集積回路。
4. 請求項３記載の集積回路において、前記部分遅延素子の数が、前記ＰＬＬにより発生される位相シフトされたクロック信号の数に対応しており、前記位相シフトされたクロック信号が各々、前記部分遅延素子の各々に入力される集積回路。
5. 請求項４記載の集積回路において、前記部分遅延素子は遅延加算器からなる集積回路。
6. 請求項２記載の集積回路において、前記基準帰還ループが、
   電圧Ｖ_ＭＩＮおよび電圧Ｖ_ＭＡＸを出力する基準ＤＡＣと、
   前記２つの位相シフトされたクロック信号のうちの第１のクロック信号と前記電圧Ｖ_ＭＡＸとを受けるように接続され、最大遅延され、位相シフトされたクロック信号を出力する第１の遅延素子と、
   前記２つの位相シフトされたクロック信号のうちの第２のクロック信号と前記電圧Ｖ_{Ｍ ＩＮ}とを受けるように接続され、最小遅延され、位相シフトされたクロック信号を出力する第２の遅延素子と、
   該第１および第２の遅延素子から該最大および最小位相シフトされたクロック信号を受けるように接続され、前記バイアス電圧を出力する位相比較器／フィルタとからなり、前記バイアス電圧が、前記基準ＤＡＣに入力されて、前記位相シフトされたクロックを位相整列状態に保つようになっている集積回路。
7. 請求項２記載の集積回路において、前記基準帰還ループが、
   外部供給源から電圧Ｖ_ＭＩＮおよび電圧Ｖ_ＭＡＸを受ける受信手段と、
   前記２つの位相シフトされたクロック信号のうちの第１のクロック信号と前記制御電圧Ｖ_ＭＡＸとを受けるように接続され、最大遅延され、位相シフトされたクロック信号を出力する第１の遅延素子と、
   前記２つの位相シフトされたクロック信号のうちの第２のクロック信号と前記制御電圧Ｖ_ＭＩＮとを受けるように接続され、最小遅延され、位相シフトされたクロック信号を出力する第２の遅延素子と、
   前記第１および第２の遅延素子から前記最大および最小位相シフトされたクロック信号を受けるように接続され、前記バイアス電圧を出力する位相比較器／フィルタとを含み、前記バイアス電圧が、前記基準ＤＡＣに入力されて、前記位相シフトされたクロックを位相整列状態に保つようになっている集積回路。
8. 請求項２記載の集積回路において、前記基準帰還ループが、
   電流Ｃ_ＭＩＮおよび電流Ｃ_ＭＡＸを出力する基準ＤＡＣと、
   前記２つの位相シフトされたクロック信号のうちの第１のクロック信号と前記電流Ｃ_ＭＡＸとを受けるように接続され、最大遅延され、位相シフトされたクロック信号を出力する第１の遅延素子と、
   前記２つの位相シフトされたクロック信号のうちの第２のクロック信号と前記電流Ｃ_ＭＩＮとを受けるように接続され、最小遅延され、位相シフトされたクロック信号を出力する第２の遅延素子と、
   前記第１および第２の遅延素子から前記最大および最小位相シフトされたクロック信号を受けるように接続され、前記バイアス電圧を出力する位相比較器／フィルタとを含み、前記バイアス電圧が、前記基準ＤＡＣに入力されて、前記位相シフトされたクロックを位相整列状態に保つようになっている集積回路。
9. 請求項２記載の集積回路において、前記基準帰還ループが、
   外部供給源から電流Ｃ_ＭＩＮおよび電流Ｃ_ＭＡＸを受ける受信手段と、
   前記２つの位相シフトされたクロック信号のうちの第１のクロック信号と前記電流Ｃ_ＭＡＸとを受けるように接続され、最大遅延され、位相シフトされたクロック信号を出力する第１の遅延素子と、
   前記２つの位相シフトされたクロック信号のうちの第２のクロック信号と前記電流Ｃ_ＭＩＮとを受けるように接続され、最小遅延され、位相シフトされたクロック信号を出力する第２の遅延素子と、
   前記第１および第２の遅延素子から前記最大および最小位相シフトされたクロック信号を受けるように接続され、前記バイアス電圧を出力する位相比較器／フィルタとを含み、前記バイアス電圧が、前記基準ＤＡＣに入力されて、前記位相シフトされたクロックを位相整列状態に保つようになっている集積回路。

Images