JPH02100514A - ディレイライン - Google Patents
ディレイラインInfo
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- JPH02100514A JPH02100514A JP63253491A JP25349188A JPH02100514A JP H02100514 A JPH02100514 A JP H02100514A JP 63253491 A JP63253491 A JP 63253491A JP 25349188 A JP25349188 A JP 25349188A JP H02100514 A JPH02100514 A JP H02100514A
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- delay line
- circuit
- ring oscillator
- inverter
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Links
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- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 230000010355 oscillation Effects 0.000 abstract description 16
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000006185 dispersion Substances 0.000 abstract 3
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- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
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Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディレィラインに関し、特に小型で高精度か
つ安価なディレィラインに関する。
つ安価なディレィラインに関する。
コンピュータや関連機器におけるタイミング回路１画像
処理システム等において、入力ディジタル信号の位相を
揃え、信号間のタイミングを調整するため、ディレィラ
インが一般に使用されている。
処理システム等において、入力ディジタル信号の位相を
揃え、信号間のタイミングを調整するため、ディレィラ
インが一般に使用されている。
従来のディレィラインは、第２図に示すように、コイル
しおよびコンデンサＣを用いたはしご型回路で構成され
、ＬＣ線路の信号遅延特性、つまりコイルが蓄積した電
磁エネルギーとコンデンサの静電エネルギーとの変換を
操り返して信号を伝送する際、それらの値によって一定
時間の遅延を生じることを利用して、遅延時間を決定し
ていた。
しおよびコンデンサＣを用いたはしご型回路で構成され
、ＬＣ線路の信号遅延特性、つまりコイルが蓄積した電
磁エネルギーとコンデンサの静電エネルギーとの変換を
操り返して信号を伝送する際、それらの値によって一定
時間の遅延を生じることを利用して、遅延時間を決定し
ていた。
また、この遅延時間は次に示す式で表わされる。
Ｔｏ＝ ｎ ｆｒσ（ｓｅｅ）
但し、Ｌは１区間のインダクタンスの値、Ｃは１区間の
キャパシタンスの値、ｎははしご型回路の段数（回路の
区分数）である。
キャパシタンスの値、ｎははしご型回路の段数（回路の
区分数）である。
また、ｎＬ＝Ｌ、、ｎｃ＝ｌｃ、とすると、遅延時間Ｔ
Ｄおよび特性インピーダンスｚ０は次の式で表わされる
。
Ｄおよび特性インピーダンスｚ０は次の式で表わされる
。
Ｔｏ＝ｆ■７で、 （ｓｅｅ）
ｚ０＝ｆＴ丁απ（Ω）
従って、遅延時間Ｔ。は回路内のＬＣの総和の積の平方
根で決まり、周波数帯域はｎに依存する。
根で決まり、周波数帯域はｎに依存する。
なお、一般に遅延時間が同じならば、ｎが多い程、周波
数帯域は広くなり、立ち上り時間と全遅延時間との比（
フィギュア・オブ・メリット）も大きくなるが、装置を
小型化するためには、ｎを少くして周波数帯域を広く得
ることが必要である。
数帯域は広くなり、立ち上り時間と全遅延時間との比（
フィギュア・オブ・メリット）も大きくなるが、装置を
小型化するためには、ｎを少くして周波数帯域を広く得
ることが必要である。
実際には、周波数帯域の上限ではインピーダンスが一定
せず、反射が起きて波形ひずみを生じたり、ＬＣの値が
一定でなくなり、遅延時間も一定でなくなる。つまり、
周波数によって遅延時間が変化する。
せず、反射が起きて波形ひずみを生じたり、ＬＣの値が
一定でなくなり、遅延時間も一定でなくなる。つまり、
周波数によって遅延時間が変化する。
また、このようなディレィラインとＩＣゲート（例えば
インバータゲート）を１個のパッケージに組み込み、デ
ィレィラインの不整合等の制約を受けないものも開発さ
れている。
インバータゲート）を１個のパッケージに組み込み、デ
ィレィラインの不整合等の制約を受けないものも開発さ
れている。
さらに、ダラス・セミコンダクタ社製のディレィライン
では、第３図に示すように、複数のトランジスタとコン
デンサ、およびオペアンプを備え、コンデンサとトラン
ジスタによる放電特性の温度に対する影響を、トランジ
スタに加えるゲート電圧ｖ４を温度補償することで調整
して、必要なタイミングを精度良く得ようとしている。
では、第３図に示すように、複数のトランジスタとコン
デンサ、およびオペアンプを備え、コンデンサとトラン
ジスタによる放電特性の温度に対する影響を、トランジ
スタに加えるゲート電圧ｖ４を温度補償することで調整
して、必要なタイミングを精度良く得ようとしている。
この場合、Ｎ ｏ ｄ ｅ Ａはトランジスタ子工によ
り印加される。ディレィラインの入力に追従してゲート
電圧Ｖ□が温度補償された電圧ｖ１まで立ち上がると、
トランジスタとコンデンサによる放電が始まる。
り印加される。ディレィラインの入力に追従してゲート
電圧Ｖ□が温度補償された電圧ｖ１まで立ち上がると、
トランジスタとコンデンサによる放電が始まる。
放電が始まると、Ｎ ｏ ｄ ｅ ＡはＴ工により印加
された電圧から除々に下がり始め、オペアンプに入力さ
れている比較電圧Ｖ□、以下になると、出力０ｕｔＰｕ
ｔは立ち上がる。ＮｏｄｅＡがＴ□により印加された電
圧からｖｒ、ｔに達するまでの時間はのレベルとトラン
ジスタの数とコンデンサの数によって規定される。
された電圧から除々に下がり始め、オペアンプに入力さ
れている比較電圧Ｖ□、以下になると、出力０ｕｔＰｕ
ｔは立ち上がる。ＮｏｄｅＡがＴ□により印加された電
圧からｖｒ、ｔに達するまでの時間はのレベルとトラン
ジスタの数とコンデンサの数によって規定される。
これらのトランジスタおよびコンデンサは、ポリシリコ
ン製のヒユーズをレーザカットすることにより所望の値
に調整される。
ン製のヒユーズをレーザカットすることにより所望の値
に調整される。
なお、この種の装置については、例えば″ダラス セミ
コンダクタ １９８７−１９８８ プロダクト デー
タ ブック、ρＰ、５３６．マイクロチック株式会社（
ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ１９８７−
１９８８ＰＲＯＤＵＣ，Ｔ ＤＡＴＡ ＢＯＯＫ、ｐρ
、５３６．ＭＩＣＲＯＴＥＫ） ”において述べられて
いる。
コンダクタ １９８７−１９８８ プロダクト デー
タ ブック、ρＰ、５３６．マイクロチック株式会社（
ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ１９８７−
１９８８ＰＲＯＤＵＣ，Ｔ ＤＡＴＡ ＢＯＯＫ、ｐρ
、５３６．ＭＩＣＲＯＴＥＫ） ”において述べられて
いる。
上記従来技術では、ＬＣ線路の信号遅延特性を利用して
遅延時間を決定するため、次に示す（１）〜（３）の問
題点があった。
遅延時間を決定するため、次に示す（１）〜（３）の問
題点があった。
（１）ディレィラインの遅延時間が入力パルスの立上り
、立下り時間に影響される。
、立下り時間に影響される。
（２）ディレィラインの出力端子を終端とすると、遅延
時間が変化する。
時間が変化する。
（３）入力可能な周波数帯域に制限がある。
また、ＬＣのハイブリット化によって構成されるため、
次に示す（４）および（５）の問題点があった。
次に示す（４）および（５）の問題点があった。
（４）実装コストが高く、ディレィラインのコストダウ
ンが難しい。
ンが難しい。
（５）パッケージの小型化が難しい。
本発明の目的は、このような問題点を改善し、小型で高
精度かつ安価なディレィラインを提供することにある。
精度かつ安価なディレィラインを提供することにある。
、〔課題を解決するための手段〕
上記目的を達成するため、本発明のディレィラインは、
水晶発振器１分周回路、位相比較器、ローパスフィルタ
、出力可変型定電圧源、およびプログラマブル分周器か
ら構成された位相同期回路（以下ＰＬＬ制御回路と略す
）と、リングオシレータと、インバータ列とを備え、イ
ンバータ列による遅延時間のバラツキをＰＬＬ制御回路
で補正することに特徴がある。
水晶発振器１分周回路、位相比較器、ローパスフィルタ
、出力可変型定電圧源、およびプログラマブル分周器か
ら構成された位相同期回路（以下ＰＬＬ制御回路と略す
）と、リングオシレータと、インバータ列とを備え、イ
ンバータ列による遅延時間のバラツキをＰＬＬ制御回路
で補正することに特徴がある。
本発明においては、従来のＬＣ！路の代わりにインバー
タ列を用いることにより、小型で高精度、かつ安価なデ
ィレィラインを実現できる。
タ列を用いることにより、小型で高精度、かつ安価なデ
ィレィラインを実現できる。
また、動作温度、動作電圧、製造時のバラツキによるイ
ンバータ列の遅延時間のバラツキを、水晶発振を基準と
するＰＬＬ制御回路で補正することにより、ＩＣ化によ
って生じる遅延時間のバラツキを補正して高安定化させ
ることができる。
ンバータ列の遅延時間のバラツキを、水晶発振を基準と
するＰＬＬ制御回路で補正することにより、ＩＣ化によ
って生じる遅延時間のバラツキを補正して高安定化させ
ることができる。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例におけるディレィラインの
構成図である。
構成図である。
第１図において、１は水晶発振回路（Ｘｔａｌ ０５Ｃ
）。
）。
２は水晶発振回路１の出力を分周する分周回路（Ｄｉｖ
ｉｄｅｒ）、３は位相比較器（Ｐｈａｓｅ Ｃｏｍｐａ
ｒａｔｏｒ）、４はローパスフィルタ（ＬＰＦ）、５は
出力可変型定電圧源（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔ
ｏｒ）、６はインバータ列８と同一サイズ、同一段数の
トランジスタで構成されたリングオシレータ（Ｒｉｎｇ
０５Ｃ）、７は水晶発振回路１どの分周比を設定して
所望の遅延を得るためのプログラマブル分周器（Ｐｒｏ
ｇｒａｍａｂｌｅ ＤｉＶｉｄｅｒ）、８は入力信号を
遅延させるためのインバータ列である。
ｉｄｅｒ）、３は位相比較器（Ｐｈａｓｅ Ｃｏｍｐａ
ｒａｔｏｒ）、４はローパスフィルタ（ＬＰＦ）、５は
出力可変型定電圧源（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔ
ｏｒ）、６はインバータ列８と同一サイズ、同一段数の
トランジスタで構成されたリングオシレータ（Ｒｉｎｇ
０５Ｃ）、７は水晶発振回路１どの分周比を設定して
所望の遅延を得るためのプログラマブル分周器（Ｐｒｏ
ｇｒａｍａｂｌｅ ＤｉＶｉｄｅｒ）、８は入力信号を
遅延させるためのインバータ列である。
本実施例では、インバータ列８によって、従来のＬＣ構
成ディレィラインの信号遅延機能を代用する。
成ディレィラインの信号遅延機能を代用する。
このインバータ列８を用いることにより１次の（１）〜
（３）に示す効果が得られる。
（３）に示す効果が得られる。
（１）遅延時間は、各々のインバータの信号遅延時間お
よび入力インバータのしきい値電圧によって決定される
ため、入力パルスの立上り、立下り時間に影響されない
。
よび入力インバータのしきい値電圧によって決定される
ため、入力パルスの立上り、立下り時間に影響されない
。
（２）出力端子の終端は出力インバータの駆動能力にの
み影響を与え、インバータ列８の遅延時間には影響を与
えない。
み影響を与え、インバータ列８の遅延時間には影響を与
えない。
（３）インバータ１膜島たりの遅延時間まで、高周波を
入力することが可能である。
入力することが可能である。
さらに、ＰＬＬ制御回路とリングオシレータ６、インバ
ータ列８は同一チップのＩＣ化が容易であるため、次に
示す（４）および（５）の点で優れている。
ータ列８は同一チップのＩＣ化が容易であるため、次に
示す（４）および（５）の点で優れている。
（４）量産によりコストダウンが容易である。
（５）パッケージの小型化が可能である。
また、各々のインバータの信号遅延時間は、その動作周
囲温度、動作電圧、あるいは製造上のバラツキに左右さ
れるため、本実施例では、水晶発振回路１、分周回路２
、位相比較器３、ローパスフィルタ４．出力可変型定電
圧源５、プログラマブル分周器７から構成されるＰ Ｌ
Ｌ制御回路およびリングオシレータ６により、遅延時
間を補正する。
囲温度、動作電圧、あるいは製造上のバラツキに左右さ
れるため、本実施例では、水晶発振回路１、分周回路２
、位相比較器３、ローパスフィルタ４．出力可変型定電
圧源５、プログラマブル分周器７から構成されるＰ Ｌ
Ｌ制御回路およびリングオシレータ６により、遅延時
間を補正する。
このリングオシレータ６とインバータ列８とは、同一サ
イズのトランジスタを用いて同一段数構成され、出力可
変型定圧電源５から供給される同一電源で動作する。こ
のため、動作周囲温度、動作電圧、あるいは製造上のバ
ラツキはリングオシレータ６およびインバータ列８とも
同様に信号遅延時間に影響を与える。
イズのトランジスタを用いて同一段数構成され、出力可
変型定圧電源５から供給される同一電源で動作する。こ
のため、動作周囲温度、動作電圧、あるいは製造上のバ
ラツキはリングオシレータ６およびインバータ列８とも
同様に信号遅延時間に影響を与える。
一方、リングオシレータ６ば、ＰＬＬ制御回路により、
プログラマブル分周器７でセットされた周波数で発振す
る。このＰＬＬ制御回路の基準は水晶発振回路１の発振
であって、周囲の温度の影響は少く、高安定な発振であ
るため、リングオシレータ６も周囲の温度の影響を受は
難い。
プログラマブル分周器７でセットされた周波数で発振す
る。このＰＬＬ制御回路の基準は水晶発振回路１の発振
であって、周囲の温度の影響は少く、高安定な発振であ
るため、リングオシレータ６も周囲の温度の影響を受は
難い。
このような構成により、インバータ列８に入力された信
号は、リングオシレータ６で設定しである発振周波数分
だけ遅れて出力される。すなわち、リングオシレータ６
は水晶発振回路１の発振を基にして高安定な発振を行う
ため、インバータ列８の信号遅延時間も同様に高安定に
設定される。
号は、リングオシレータ６で設定しである発振周波数分
だけ遅れて出力される。すなわち、リングオシレータ６
は水晶発振回路１の発振を基にして高安定な発振を行う
ため、インバータ列８の信号遅延時間も同様に高安定に
設定される。
本実施例では、インバータ列８およびＰ Ｌ Ｌ 制御
回路を用いることにより、ＩＣ化が容易であって量産に
よるコストダウンが可能である。
回路を用いることにより、ＩＣ化が容易であって量産に
よるコストダウンが可能である。
本発明によれば、ＩＣ化された高精度のディレィライン
を得ることができる。
を得ることができる。
また、小型かつ安価にディレィラインを構成することが
できる。
できる。
さらに、トリミング、温度等のバラツキ補正の工程を必
要としないディレィラインを得ることができる。
要としないディレィラインを得ることができる。
第１図は本発明の一実施例におけるディレィラインの構
成図、第２図は従来のり、Ｃによるディレィラインの構
成図、第３図は周囲の温度の影響を減少させる従来のデ
ィレィラインの構成図である。 １：水晶発振回路（Ｘｔａｌ ０５Ｃ）、 ２ ：分周
回路（Ｄｉｖｉｄｅｒ）、 ３ ：位相比較器（Ｐｈａ
ｓｅ Ｃｏｍｐａｒａｔｏｒ）。 ４：ローパスフィルタ（ＬＰＦ）、 ５ ：出力可変型
定電圧源（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）、
６ ：リングオシレータ（Ｒｉｎｇ ０５Ｃ）、 ７
：プログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ Ｄ
ｉｖｉｄｅｒ）、 ８ ：インバータ列、Ｌ：コイル、
Ｃ：コンデンサ、Ｔ工、Ｖ□：トランジスタ。 Ｖｒａｚ：比較電圧。 特許出願人 株式会社 リ コ
成図、第２図は従来のり、Ｃによるディレィラインの構
成図、第３図は周囲の温度の影響を減少させる従来のデ
ィレィラインの構成図である。 １：水晶発振回路（Ｘｔａｌ ０５Ｃ）、 ２ ：分周
回路（Ｄｉｖｉｄｅｒ）、 ３ ：位相比較器（Ｐｈａ
ｓｅ Ｃｏｍｐａｒａｔｏｒ）。 ４：ローパスフィルタ（ＬＰＦ）、 ５ ：出力可変型
定電圧源（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）、
６ ：リングオシレータ（Ｒｉｎｇ ０５Ｃ）、 ７
：プログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ Ｄ
ｉｖｉｄｅｒ）、 ８ ：インバータ列、Ｌ：コイル、
Ｃ：コンデンサ、Ｔ工、Ｖ□：トランジスタ。 Ｖｒａｚ：比較電圧。 特許出願人 株式会社 リ コ
Claims (1)
- １、ディジタル信号を遅延させるディレイラインにおい
て、水晶発振器、分周回路、位相比較器、ローパスフィ
ルタ、出力可変型定電圧源、およびプログラマブル分周
器から構成された位相同期回路と、リングオシレータと
、インバータ列とを備えたことを特徴とするディレイラ
イン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253491A JPH02100514A (ja) | 1988-10-07 | 1988-10-07 | ディレイライン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253491A JPH02100514A (ja) | 1988-10-07 | 1988-10-07 | ディレイライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100514A true JPH02100514A (ja) | 1990-04-12 |
Family
ID=17252119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253491A Pending JPH02100514A (ja) | 1988-10-07 | 1988-10-07 | ディレイライン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100514A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490212A (ja) * | 1990-08-01 | 1992-03-24 | Mita Ind Co Ltd | パルス発生器用データ生成装置 |
| EP0528283A2 (en) * | 1991-08-09 | 1993-02-24 | Sony Corporation | Semiconductor integrated circuit having clock signal generator |
| JPH06188722A (ja) * | 1992-12-17 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路、およびそれを用いた半導体集積回路組合回路 |
| EP0697768A1 (fr) * | 1994-08-18 | 1996-02-21 | Matra Mhs | Détecteur de transition d'un signal logique engendrant une impulsion de durée calibrée |
| JP2000341099A (ja) * | 1999-05-27 | 2000-12-08 | Rohm Co Ltd | 遅延回路 |
| JP2001053593A (ja) * | 1999-06-28 | 2001-02-23 | Lucent Technol Inc | 可変位相シフトクロック発生器 |
| EP1163723A1 (en) * | 1999-03-19 | 2001-12-19 | Credence Systems Corporation | Delay stabilization system for an integrated circuit |
| JP2006148515A (ja) * | 2004-11-19 | 2006-06-08 | Ricoh Co Ltd | 遅延回路及び発振回路 |
-
1988
- 1988-10-07 JP JP63253491A patent/JPH02100514A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1163723A4 (en) * | 1999-03-19 | 2002-06-19 | Credence Systems Corp | DELAY STABILIZATION SYSTEM ADAPTING TO AN INTEGRATED CIRCUIT |
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