JP2006148515A - 遅延回路及び発振回路 - Google Patents
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Abstract
【解決手段】 電流値が設定可能な電流源(I1)と、電流源によって充電されるコンデンサ(C1)と、コンデンサに蓄積されたの電荷を放電するスイッチング素子(M1〜M10)と、コンデンサの充電電圧と基準電圧とを比較するコンパレータ(CMP1)とを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくしている。
【選択図】 図1
Description
20 カレントミラー回路
30 単安定マルチバイブレータ回路(パルス発生回路)
40 発振回路
I1 電流源
C1 コンデンサ
CMP1 コンパレータ
SW スイッチ
M1〜M10 MOSFET(スイッチング素子)
F1、F2 トリミング用ヒューズ
Claims (8)
- 電流値が設定可能な電流源と、電流源によって充電されるコンデンサと、コンデンサに蓄積されたの電荷を放電するスイッチング素子と、コンデンサの充電電圧と基準電圧とを比較するコンパレータとを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくすることを特徴とする遅延回路。
- スイッチング素子は複数のMOSFETと、それぞれのMOSFETに直列接続されたヒューズとからなり、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するMOSFETの素子数又はMOSFETのチップ面積の和を少なくしていることを特徴とする請求項1に記載の遅延回路。
- スイッチング素子は複数のMOSFETと、MOSFETに直列接続されたヒューズとからなり、複数のMOSFETの少なくとも一つのMOSFETはヒューズに接続せずに、直接コンデンサに並列接続しており、電流源の設定電流が小さい場合には、ヒューズの切断数を増やしてコンデンサの電荷放電に使用するMOSFETの素子数又はMOSFETのチップ面積の和を少なくしていることを特徴とする請求項1に記載の遅延回路。
- 電流源は、一定の電流値を出力する基準電流源と、複数のMOSFETを有するカレントミラー回路とを備え、カレントミラー回路内のMOSFETの数を調整して出力する電流源の電流値を変更することを特徴とする請求項1に記載の遅延回路。
- 電流源から出力される電流値とスイッチング素子のリーク電流値との比を比較しており、リーク電流値と電流源の電流値との比が予め設定された値を超えた場合は、MOSFETに直列に接続されたヒューズを切断してリーク電流値を小さくすることを特徴とする請求項2に記載の遅延回路。
- 請求項1〜5の何れか一項に記載の遅延回路と、遅延回路からの出力信号でトリガーされるパルス発生回路とを備え、パルス発生回路の出力信号によってスイッチング素子のON/OFF制御を行っていることを特徴とする発振回路。
- パルス発生回路から出力される出力パルス幅は、遅延回路から出力される遅延時間と略比例してあり、電流源の電流値に応じてパルス発生回路の出力パルス幅を変更していることを特徴とする請求項6に記載の発振回路。
- パルス発生回路はコンデンサと、コンデンサを充電する電流源とを備え、コンデンサに充電する時間によって出力パルス幅を決定しており、パルス発生回路の電流源の電流値と遅延回路の電流源からの電流値とが比例することを特徴とする請求項6又は7に記載の発振回路。
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