JP2005110366A - ドライブ回路 - Google Patents

Abstract

【課題】デッドタイムのバラツキを抑制し、スイッチング素子のターンオン時のスイッチング損失を抑制する。
【解決手段】ドライブ回路15は１個の入力部16と２個の出力部17，18とを備え、出力部17，18はそれぞれスイッチング素子Ｓ１，Ｓ２の制御端子に接続されている。入力部16と出力部17との間には遅延回路19が接続されている。遅延回路19は抵抗20及びコンデンサ21の直列回路を備え、抵抗20の一端が入力部16に接続され、コンデンサ21の他端が接地されている。抵抗20と並列にダイオードＤが接続されている。即ち、ダイオードＤはコンデンサ21の充電を早める方向に接続されている。入力部16と出力部18との間にはインバータ22及び遅延回路19と同じに構成の遅延回路23が接続されている。遅延回路19，23の出力部17，18にはシャントレギュレータ24が接続されている。シャントレギュレータ24はＲＥＦ端子24ａが出力部17，18に接続されている。
【選択図】 図１

Description

本発明は、ドライブ回路に係り、詳しくはＨブリッジ等を駆動する際の駆動信号にデッドタイムを設けるための回路を備えたドライブ回路に関する。

従来、Ｈブリッジを駆動する際の駆動信号にデッドタイムを設けるために、専用のタイマ回路を設けていた。ところが、専用のタイマ回路を設けると、回路が複雑になるという問題がある。この問題を解消するため、Ｈブリッジを駆動するドライブ回路におけるスイッチング素子のターンオンとターンオフに異なった定数を採用する方法が開示されている（例えば、特許文献１参照）。

特許文献１には、図５に示すように、２個のスイッチング素子Ｓ１，Ｓ２を駆動するドライブ回路３１として、１個の入力部３２と２個の出力部３３，３４とを備え、出力部３３，３４はそれぞれスイッチング素子Ｓ１，Ｓ２の制御端子に接続されている。入力部３２と第１の出力部３３との間には遅延回路３５が接続され、遅延回路３５は抵抗３６及びコンデンサ３７の直列回路を備え、抵抗３６とコンデンサ３７との接続点に出力部３３が接続されている。

抵抗３６と並列にダイオードＤが、コンデンサ３７の放電を早める方向、即ちスイッチング素子Ｓ１のオンが遅れる方向に接続されている。入力部３２と出力部３４との間にはインバータ３８及び遅延回路３９が接続されている。遅延回路３９は遅延回路３５と同じに構成され、抵抗３６とコンデンサ３７との接続点に出力部３４が接続されている。

このドライブ回路３１では、図６に示すように、駆動信号Ｖｉは矩形波の電圧信号として入力され、駆動信号Ｖｉが遅延回路３５に入力されると、遅延回路３５の出力電圧は抵抗３６の抵抗値とコンデンサ３７の静電容量とによって決まる時定数で上昇する。このため、遅延回路３５の出力電圧がスイッチング素子Ｓ１のしきい値電圧を超えるまでに時間がかかり、スイッチング素子Ｓ１がオンするまでの時間が遅れる。また、駆動信号Ｖｉの立ち下がり時には、コンデンサ３７に蓄えられた電荷は、ダイオードＤを通して瞬時に放電されるため、スイッチング素子Ｓ１は駆動信号Ｖｉの立ち下がりとほぼ同時にオフする。

一方、第２の出力部３４側の遅延回路３９には、駆動信号Ｖｉの立ち下がりで立ち上がりとなり、立ち上がりで立ち下がりとなる矩形波の信号Ｖａが入力される。遅延回路３９は遅延回路３５と同じに構成されているため、遅延回路３９の出力電圧がスイッチング素子Ｓ２のしきい値電圧を超えるまでに時間がかかり、スイッチング素子Ｓ２がオンするまでの時間が遅れる。また、信号Ｖａの立ち下がり時には、コンデンサ３７に蓄えられた電荷は、ダイオードＤを通して瞬時に放電されるため、スイッチング素子Ｓ２は信号Ｖａの立ち下がりとほぼ同時にオフする。従って、スイッチング素子Ｓ１のオフからスイッチング素子Ｓ２のオンまでの間にデッドタイムＴｄ１が設けられ、スイッチング素子Ｓ２のオフからスイッチング素子Ｓ１のオンまでの間にデッドタイムＴｄ２が設けられる。

また、特許文献１には、図７に示す回路も開示されている。この回路は、図５の構成において、遅延回路３５，３９のダイオードＤが抵抗３６に対して逆向きに、即ちコンデンサ３７の放電が抵抗３６を介して行われるように接続され、各出力部３３，３４とスイッチング素子Ｓ１，Ｓ２との間に反転回路としてインバータ４０が接続されている。従って、駆動信号Ｖｉ及び信号Ｖａの立ち上がりの際は、コンデンサ３７が瞬時に充電されるため、遅延回路３５，３９の出力電圧が駆動信号Ｖｉ及び信号Ｖａの立ち上がりとほぼ同時にスイッチング素子Ｓ１，Ｓ２のしきい値電圧を超える。そして、その信号によりインバータ４０からＬレベルの出力Ｖ１ａ，Ｖ２ａが出力されＳ１，Ｓ２はオフになる。

また、駆動信号Ｖｉ及び信号Ｖａの立ち下がり時には抵抗３６を介してコンデンサ３７が放電され、遅延回路３５，３９の出力電圧がスイッチング素子Ｓ１，Ｓ２のしきい値電圧より下がるまでに時間がかかる。従って、インバータ４０の出力Ｖ１ａ，Ｖ２ａがＨレベルになるまでに時間がかかり、駆動信号Ｖｉ及び信号Ｖａの立ち下がりからＳ１，Ｓ２がオンになるまでに時間がかかる。その結果、スイッチング素子Ｓ１のオフからスイッチング素子Ｓ２のオンまでの間にデッドタイムＴｄ１が設けられ、スイッチング素子Ｓ２のオフからスイッチング素子Ｓ１のオンまでの間にデッドタイムＴｄ２が設けられる。
特開２００２−３３５６７９号公報（明細書の段落［００１９］〜［００２７］、［００３６］、［００３７］、図１，２，５，６）

ところが、図５の構成では、スイッチング素子Ｓ１，Ｓ２のしきい値電圧のバラツキによるデッドタイムのバラツキ、ターンオン時のスイッチング損失の増加といった問題がある。しきい値電圧のバラツキがあると、両スイッチング素子Ｓ１，Ｓ２が同時にオン状態にならないように、そのバラツキの最大を基準にしてデッドタイムを設定する必要があり、短いデッドタイムを設けることができない。また、図７の構成では、ロジック系のＩＣである反転型のインバータ４０を使用して、その出力でスイッチング素子Ｓ１，Ｓ２を駆動しているため、ターンオン時のスイッチング損失の増加の問題はないが、インバータ４０のスレッシュ電圧によるデッドタイムのバラツキの問題は残る。インバータ４０では入力信号がＨレベルとＬレベルとに切り替わるスレッシュ電圧（しきい値電圧）が保証されておらず、遅延回路でなまらせた波形を受ける場合、僅かなスレッシュ電圧の違いで大きな時間差が生じてしまうため、製品設計の際にデッドタイムを長く取らなければならないという問題がある。

本発明の目的は、スイッチング素子のしきい値電圧を利用してデッドタイムを生成する場合及び遅延回路とインバータとの組み合わせでデッドタイムを生成する場合と比較してデッドタイムのバラツキを抑制することができるとともに、スイッチング素子のターンオン時のスイッチング損失を抑制することができるドライブ回路を提供することにある。

前記の目的を達成するため、請求項１に記載の発明は、１個の入力部と該入力部から分岐された２個の出力部との間に設けられ、コンデンサと抵抗とからなる回路の抵抗に対してダイオードが並列に、かつ前記コンデンサの充電を早める方向に接続された２個の遅延回路を有する。そして、前記各出力部に高精度の基準電圧を利用したコンパレータを用いてＨレベルとＬレベルとの出力を切り換えるディジタル回路が接続されている。ここで、「高精度の基準電圧」とは、バラツキが数％未満の基準電圧を意味する。

この発明では、駆動信号の立ち上がり時にはコンデンサはダイオードを通して高速に充電され、出力部はディジタル回路の出力がＬレベルとなる所定電圧に短時間で上昇する。そして、ディジタル回路の出力電圧が短時間でＬレベルとなり、スイッチング素子がオフとなる。駆動信号の立ち下がり時には抵抗を通してコンデンサが放電されるため、遅延回路の出力は抵抗の抵抗値とコンデンサの静電容量とによって決まる時定数で下降する。このため、遅延回路の出力が、ディジタル回路の出力がＨレベルになる電圧に達するまでに時間がかかり、スイッチング素子がオンするまでの時間が遅れる。従って、ディジタル回路のスレッシュ電圧あるいは抵抗の抵抗値とコンデンサの静電容量とを変更することにより、簡単な構成で所望のデッドタイムを設けることができる。また、スイッチング素子に
は、ディジタル信号として駆動信号が出力されるため、スイッチング素子のターンオン時のスイッチング損失を抑制することができる。

請求項２に記載の発明では、請求項１に記載の発明において、前記ディジタル回路はシャントレギュレータであり、該シャントレギュレータの入力側が前記出力部に接続されている。

シャントレギュレータは高精度の基準電圧を持ったコンパレータにトランジスタを組み合わせた動作を行う。従って、シャントレギュレータの入力側となるＲＥＦ（リファレンス）端子に内部基準電圧を上回る電圧を入力すると、カソード端子がＬレベルになり、また、ＲＥＦ端子に内部基準電圧を下回る電圧を入力すると、カソード端子がＨレベルになる。この動作は、反転型インバータと同じような動作であるが、反転型インバータと異なり、Ｈレベル及びＬレベルの切り換えが精度良く行われ、デッドタイムのバラツキを抑制することができる。

本発明によれば、スイッチング素子のしきい値電圧を利用してデッドタイムを生成する場合及び遅延回路とインバータとの組み合わせでデッドタイムを生成する場合と比較してデッドタイムのバラツキを抑制することができるとともに、スイッチング素子のターンオン時のスイッチング損失を抑制することができる。

以下、本発明を直流電圧を入力して、交流電圧に変換するＤＣ／ＡＣインバータのＨブリッジ回路のドライブ回路に具体化した一実施形態を図１〜図３に従って説明する。図１（ａ）はドライブ回路の回路図、（ｂ）はシャントレギュレータの等価回路、図２はＤＣ／ＡＣインバータの回路図、図３は作用を説明するタイミングチャートである。

図２に示すように、ＤＣ／ＡＣインバータ１１は４個のスイッチング素子Ｓ１〜Ｓ４よりなるＨブリッジ回路１２を備えている。Ｈブリッジ回路１２は、第１及び第４のスイッチング素子Ｓ１，Ｓ４の組と、第２及び第３のスイッチング素子Ｓ２，Ｓ３の組とを交互にオン・オフさせることにより、直流電源Ｅの直流電圧を交流に変換して、出力端子に交流電圧を出力する。各スイッチング素子Ｓ１〜Ｓ４にはｎチャネルのＭＯＳＦＥＴが使用されている。出力部にはフィルタを構成するリアクトル１３及びコンデンサ１４が接続されている。

スイッチング素子Ｓ１，Ｓ３の制御端子（この実施の形態ではＭＯＳＦＥＴのゲート）にはドライブ回路１５から出力される駆動信号Ｖｓ１，Ｖｓ３がそれぞれ入力される。スイッチング素子Ｓ２，Ｓ４の制御端子はドライブ回路１５から出力される駆動信号Ｖｓ２，Ｖｓ４がそれぞれ入力されるようになっている。

次にドライブ回路１５の構成を図１（ａ），（ｂ）に従って詳しく説明する。なお、スイッチング素子Ｓ１，Ｓ４は同時にオン・オフされ、スイッチング素子Ｓ２，Ｓ３は同時にオン・オフされるので、図１（ａ）ではスイッチング素子Ｓ１，Ｓ２のみ図示している。

図１（ａ）に示すように、ドライブ回路１５は１個の入力部１６と２個の出力部１７，１８とを備えている。入力部１６と第１の出力部１７との間には遅延回路１９が接続されている。遅延回路１９は抵抗２０及びコンデンサ２１の直列回路を備え、抵抗２０の一端が入力部１６に接続され、コンデンサ２１の他端が接地されている。抵抗２０とコンデンサ２１との接続点に出力部１７が接続されている。

抵抗２０と並列にダイオードＤが接続されている。ダイオードＤはアノードが入力部１６側に、カソードがコンデンサ２１側に接続されている。即ち、ダイオードＤはコンデンサ２１の充電を早める方向に接続されている。

入力部１６と第２の出力部１８との間にはインバータ（反転回路）２２及び遅延回路２３が接続されている。遅延回路２３は遅延回路１９と同じに構成され、抵抗２０とコンデンサ２１との接続点に出力部１８が接続されている。即ち、遅延回路２３のダイオードＤはコンデンサ２１の充電を早める方向に接続されている。この実施の形態では、両遅延回路１９，２３の抵抗２０の抵抗値及びコンデンサ２１の静電容量はそれぞれ同じ値に設定されている。

各遅延回路１９，２３の出力部１７，１８には、高精度の基準電圧を利用したコンパレータを用いてＨレベル及びＬレベルの出力を切り換えるディジタル回路としてのシャントレギュレータ２４が接続されている。この実施形態ではシャントレギュレータ２４として可変型シャントレギュレータが使用されている。シャントレギュレータ２４はＲＥＦ（リファレンス）端子２４ａ、カソード端子２４ｂ及びアノード端子２４ｃの３端子を備え、シャントレギュレータ２４の入力側となるＲＥＦ端子２４ａが遅延回路１９，２３の出力部１７，１８に接続されている。また、出力側となるカソード端子２４ｂは抵抗２５を介して電源Ｖｃｃに接続され、アノード端子２４ｃが接地されている。

図１（ｂ）に示すように、シャントレギュレータ２４はコンパレータ２６、トランジスタ２７及び基準電圧源２８を有する。コンパレータ２６の非反転入力端子にＲＥＦ端子２４ａが接続され、反転入力端子に基準電圧源２８が接続されている。また、コンパレータ２６の出力端子がトランジスタ２７の制御端子に接続されている。基準電圧源２８は、高精度の基準電圧を出力し、そのバラツキが数％未満であり、市販のシャントレギュレータ２４で基準電圧のバラツキが１％のものを入手できる。

次に前記のように構成されたドライブ回路１５の作用について説明する。
入力部１６に図示しない制御回路から駆動信号Ｖｉが入力されると、第１の出力部１７からは遅延回路１９を経た出力電圧Ｖ１が出力され、第２の出力部１８からはインバータ２２及び遅延回路２３を経た出力電圧Ｖ２が出力される。

図３に示すように、駆動信号Ｖｉは矩形波の電圧信号として入力され、駆動信号Ｖｉが遅延回路１９に入力されると、駆動信号Ｖｉの立ち上がり時にダイオードＤを介してコンデンサ２１が瞬時に充電される。従って、遅延回路１９の出力電圧Ｖ１は駆動信号Ｖｉの立ち上がりとほぼ同時にシャントレギュレータ２４の基準電圧以上となってシャントレギュレータ２４の出力（駆動信号Ｖｓ１）がＬレベルとなり、スイッチング素子Ｓ１は駆動信号Ｖｉの立ち上がりとほぼ同時にオフになる。また、駆動信号Ｖｉの立ち下がり時には、コンデンサ２１に蓄えられた電荷は、抵抗２０を通して放電されるため、抵抗２０の抵抗値とコンデンサ２１の静電容量とによって決まる時定数で下がる。従って、遅延回路１９の出力電圧Ｖ１は駆動信号Ｖｉの立ち下がりから遅れてシャントレギュレータ２４の基準電圧より小さくなり、シャントレギュレータ２４の出力（駆動信号Ｖｓ１）がＨレベルとなってスイッチング素子Ｓ１がオンとなる。

一方、第２の出力部１８側の遅延回路２３には、駆動信号Ｖｉの立ち下がりで立ち上がりとなり、立ち上がりで立ち下がりとなる矩形波の信号Ｖａが入力される。遅延回路２３は遅延回路１９と同じに構成されているため、信号Ｖａの立ち上がり時にダイオードＤを介してコンデンサ２１が瞬時に充電される。従って、遅延回路２３の出力電圧Ｖ２は信号Ｖａの立ち上がりとほぼ同時にシャントレギュレータ２４の基準電圧以上となってシャントレギュレータ２４の出力（駆動信号Ｖｓ２）がＬレベルとなり、スイッチング素子Ｓ２は信号Ｖａの立ち上がりとほぼ同時にオフになる。また、信号Ｖａの立ち下がり時には、コンデンサ２１に蓄えられた電荷は、抵抗２０を通して放電されるため、遅延回路２３の出力電圧Ｖ２は抵抗２０の抵抗値とコンデンサ２１の静電容量とによって決まる時定数で下がる。従って、遅延回路２３の出力電圧Ｖ２は信号Ｖａの立ち下がりから遅れてシャントレギュレータ２４の基準電圧より小さくなり、シャントレギュレータ２４の出力（駆動信号Ｖｓ２）がＨレベルとなってスイッチング素子Ｓ２がオンとなる。

従って、スイッチング素子Ｓ１のオフからスイッチング素子Ｓ２のオンまでの間にデッドタイムＴｄ１が確実に設けられ、スイッチング素子Ｓ２のオフからスイッチング素子Ｓ１のオンまでの間にデッドタイムＴｄ２が確実に設けられる。

この実施の形態では両遅延回路１９，２３の時定数が同じため、両デッドタイムＴｄ１，Ｔｄ２は同じ値になる。デッドタイムＴｄ１，Ｔｄ２の値は時定数を調整することにより所望の値に設定できる。スイッチング素子Ｓ３，Ｓ４もスイッチング素子Ｓ１，Ｓ２と同様に動作する。

この実施の形態では以下の効果を有する。
（１） ドライブ回路１５が、１個の入力部１６と該入力部１６から分岐された２個の出力部１７，１８との間に設けられ、コンデンサ２１と抵抗２０からなる回路の抵抗２０に対してダイオードＤが並列に、かつコンデンサ２１の充電を早める方向に接続された２個の遅延回路１９，２３を有する。そして、各出力部１７，１８に高精度の基準電圧を利用したコンパレータを用いてＨレベル及びＬレベルの出力を切り換えるディジタル回路が接続されている。従って、スイッチング素子のしきい値電圧を利用してデッドタイムを生成する場合及び遅延回路とインバータとの組み合わせでデッドタイムを生成する場合と比較して、デッドタイムのバラツキを抑制することができる。その結果、Ｈブリッジ回路１２を構成するスイッチング素子Ｓ１〜Ｓ４のうち、相補的にオン・オフすべきスイッチング素子が同時にオン状態になることがなくなる。また、スイッチング素子にディジタル信号として駆動信号Ｖｓ１，Ｖｓ２等が出力されるため、スイッチング素子のターンオン時のスイッチング損失を抑制することができる。

（２） ディジタル回路はシャントレギュレータ２４であり、該シャントレギュレータのＲＥＦ端子２４ａが出力部１７，１８に接続されている。シャントレギュレータは高精度の基準電圧を持ったコンパレータ２６にトランジスタ２７を組み合わせた動作を行う。従って、反転型インバータと同じような動作を、反転型インバータと異なり精度良く行うことができ、デッドタイムのバラツキを抑制することができる。また、市販品でもコンパクトなシャントレギュレータ２４を容易に入手でき、ドライブ回路１５をコンパクトに形成できる。

（３） 抵抗２０の抵抗値及びコンデンサ２１の静電容量を変更することにより、時定数を調整して所望のデッドタイムを簡単に設定できる。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。

○ ディジタル回路として、シャントレギュレータ２４に代えて、図４に示すように、コンパレータ２９と高精度の基準電源３０（基準電圧Ｖref ）とにより、Ｈレベル及びＬレベルの出力を切り換えるディジタル回路を構成してもよい。両コンパレータ２９の非反転入力端子は共通の基準電源３０に接続され、反転入力端子に遅延回路１９，２３の出力部１７，１８が接続されている。この実施形態の構成では、コンパレータ２９の反転入力端子への入力電圧である遅延回路１９，２３の出力電圧Ｖ１，Ｖ２が基準電圧Ｖref より高いと、コンパレータ２９の出力はＬレベルとなり、前記入力電圧が基準電圧Ｖref より低いとコンパレータ２９の出力はＨレベルとなる。即ち、コンパレータ２９は反転型インバータと同じような動作を、反転型インバータと異なり精度良く行う。この実施形態においても、前記実施形態の（１），（３）と同様な効果を有する。

○ 所望のデッドタイムに設定する方法として、抵抗２０の抵抗値及びコンデンサ２１の静電容量を変更することにより、時定数を調整して設定する方法に代えて、シャントレギュレータ２４やコンパレータ２９の基準電圧を変更してもよい。コンパレータ２９と基準電源３０を用いる構成の場合、基準電源３０に接続された分圧回路の抵抗Ｒ１，Ｒ２の抵抗値を変更することで容易に対応できる。

○ 両遅延回路１９，２３の抵抗２０及びコンデンサ２１の時定数が異なるように抵抗値及び静電容量を設定してもよい。
○ スイッチング素子Ｓ１，Ｓ２としてＭＯＳＦＥＴに代えて、バイポーラトランジスタやＩＧＢＴを使用してもよい。

○ Ｈブリッジのドライブ回路に限らず、例えばプッシュプル形コンバータのドライブ回路に適用してもよい。
以下の技術的思想（発明）は前記実施の形態から把握できる。

（１） 請求項２に記載の発明において、前記シャントレギュレータは可変型シャントレギュレータである。
（２） 請求項１又は請求項２に記載の発明のドライブ回路を備えたＨブリッジ用のドライブ回路。

（３） 請求項１又は請求項２に記載の発明において、前記２個の遅延回路のうち一方に入力される信号は、他方に入力される信号を反転した信号である。

（ａ）は一実施形態のドライブ回路の回路図、（ｂ）はシャントレギュレータの等価回路。 ＤＣ／ＡＣインバータの回路図。 作用を説明するタイミングチャート。 別の実施形態の回路図。 従来技術の回路図。 作用を説明するタイミングチャート。 別の従来技術の回路図。

符号の説明

Ｄ…ダイオード、Ｖref …基準電圧、２１…コンデンサ、１６…入力部、１７，１８…出力部、１９，２３…遅延回路、２０…抵抗、２４…シャントレギュレータ、２６，２９…コンパレータ。

Claims (2)

1. １個の入力部と該入力部から分岐された２個の出力部との間に設けられ、コンデンサと抵抗とからなる回路の抵抗に対してダイオードが並列に、かつ前記コンデンサの充電を早める方向に接続された２個の遅延回路を有し、前記各出力部に高精度の基準電圧を利用したコンパレータを用いてＨレベル及びＬレベルの出力を切り換えるディジタル回路が接続されているドライブ回路。
2. 前記ディジタル回路はシャントレギュレータであり、該シャントレギュレータの入力側が前記出力部に接続されている請求項１に記載のドライブ回路。

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