JP2002325445A - スイッチング電源装置及び共振型スイッチング電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 垂下特性のヒステリシスに陥ることを防止す
る。 【解決手段】 発振回路１１０が発振すると、ＮＭＯＳ
１０１，１０２がデッドタイムを挟みつつ交互にオン
し、トランス１０４の一次巻線１０４ａ及びコンデンサ
１０５に電流が流れる。電流検出回路１５０はコンデン
サ１０５に流れる電流を検出し、検出した電流値を積分
回路１６０が積分する。そして、積分結果に基づいてそ
れまでオン状態であった方のＮＭＯＳ１０２またはＮＭ
ＯＳ１０１をオフさせる。よって、コンデンサ１０５に
流れる電流が瞬時的にピークになる場合では、ＮＭＯＳ
１０１，１０２がオフしない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流共振型等のス
イッチング電源装置及びスイッチング電源回路に関す
る。

【０００２】

【従来の技術】図１１は、従来のスイッチング電源装置
を示す構成図である。このスイッチング電源装置は、電
源１の正極にドレインが接続されたスイッチング素子と
してのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２と、電源１の負極及びグランドにソースが
接続されたＮＭＯＳ３と、発振回路１０とを、備えてい
る。発振回路１０には、電源１１の正極に各エミッタが
接続された４個のＰＮＰ形トランジスタ１２，１３，１
４，１５と、抵抗１６と、各エミッタがそれぞれグラン
ドに接続された４個のＮＰＮ形トランジスタ１７，１
８，１９，２０と、コンデンサ２１と、電源１１の正極
及び負極の間の電圧を分圧する３個直列の分圧抵抗２
３，２４，２５とが、設けられている。

【０００３】トランジスタ１２のコレクタが抵抗１６の
一端に接続されるとともに、トランジスタ１７のコレク
タに接続されている。抵抗１６の他端は電源１１の負極
に接続されている。トランジスタ１２〜１５のベース
は、共通に接続され、トランジスタ１３及び１４のコレ
クタがトランジスタ１８及び１９のコレクタに接続され
ている。トランジスタ１５のコレクタは、トランジスタ
２０のコレクタに接続されるとともにコンデンサ２１の
一方の電極に接続されている。トランジスタ１９及び２
０のベースが、トランジスタ１９のコレクタに接続さ
れ、トランジスタ１９及びトランジスタ２０が、カレン
トミラー回路を構成している。

【０００４】分圧抵抗２３〜２５のうちの抵抗２３の一
端が、電源１１の正極に接続され、この抵抗２３の他端
が、抵抗２４の一端に接続されている。抵抗２４の他端
が抵抗２５の一端に接続され、抵抗２５の他端が電源１
１の負極に接続されている。抵抗２３及び２４の接続点
が、比較回路２６のマイナス入力端子（−）に接続さ
れ、抵抗２４及び抵抗２５の接続点が、比較回路２７の
プラス入力端子（＋）に接続されている。比較回路２６
のプラス入力端子（＋）及び比較回路２７のマイナス入
力端子（−）は、トランジスタ１５及び２０のコレクタ
に接続されている。

【０００５】比較回路２６の出力端子は、リセットセッ
トフリップフロップ（以下、ＲＳ−ＦＦという）２８の
セット端子（Ｓ）に接続されている。比較回路２７の出
力端子は、ＲＳ−ＦＦ２８のリセット端子（Ｒ）に接続
されている。ＲＳ−ＦＦ２８の出力端子（Ｑ）は、イン
バータ（ＮＯＴゲート）２９の入力端子に接続され、イ
ンバータ２９の出力端子がトランジスタ１８のベースに
接続されている。ＲＳ−ＦＦ２８の出力端子（Ｑ）とイ
ンバータ２９の出力端子とは、発振回路１０の出力端子
となり、そのＲＳ−ＦＦ２８の出力端子（Ｑ）には、抵
抗３０の一端が接続されている。抵抗３０の他端がコン
デンサ３１に接続され、コンデンサ３１がグランドに接
続されている。インバータ２９の出力端子には、抵抗３
２の一端が接続され、抵抗３２の他端がコンデンサ３３
に接続されている。コンデンサ３３は、グランドに接続
されている。

【０００６】ＲＳ−ＦＦ２８の出力端子（Ｑ）には、制
御部４０中の２入力ＯＲゲート４１の一方の入力端子が
接続されている。インバータ２９の出力端子には、制御
部４０中の２入力ＯＲゲート４２の一方の入力端子が接
続されている。制御部４０は、ＮＭＯＳ２，３のオンオ
フを制御する回路であり、ＯＲゲート４１の出力端子が
リセット端子（Ｒ）に接続されたＲＳ−ＦＦ４３と、Ｏ
Ｒゲート４２の出力端子がリセット端子（Ｒ）に接続さ
れたＲＳ−ＦＦ４４と、ドライバ４５とを備えている。

【０００７】ＲＳ−ＦＦ４３のセット端子（Ｓ）は、抵
抗３０とコンデンサ３１との接続点に接続されている。
ＲＳ−ＦＦ４４のセット端子（Ｓ）は、抵抗３２とコン
デンサ３３との接続点に接続されている。ＲＳ−ＦＦ４
３の出力端子（Ｑ）は、２入力２出力のドライバ４５の
一方の入力端子（ＨＩＮ）に接続され、ＲＳ−ＦＦ４４
の出力端子（Ｑ）がドライバ４５のもう一方の入力端子
（ＬＩＮ）に接続されている。ドライバ４５の一方の出
力端子（ＨＯ）が、ＮＭＯＳ２のゲートに接続され、ド
ライバ４５の他方の出力端子（ＬＯ）が、ＮＭＯＳ３の
ゲートに接続されている。

【０００８】ＮＭＯＳ２のソース及びＮＭＯＳ３のドレ
インが接続されたノードＮには、チョーク４６の一端が
接続され、該チョーク４６の他端が変圧器（以下、トラ
ンスという）４７の一次巻線に接続され、その一次巻線
がコンデンサ４８の一方の電極に接続されている。コン
デンサ４８の他方の電極が抵抗４９を介してグランドに
接続されている。トランス４７の二次巻線の一端には、
ダイオード５０のアノードが接続され、このダイオード
５０のカソードが、平滑コンデンサ５２の一方の電極に
接続されている。トランス４７の二次巻線の他端には、
ダイオード５１のアノードが接続され、ダイオード５１
のカソードが、平滑コンデンサ５２の一方の電極に接続
されている。平滑コンデンサ５２の他方の電極は、二次
巻線の中間タップにも接続されている。コンデンサ５２
の両方の電極が、一対の出力端子ＯＵＴに接続されてい
る。

【０００９】出力端子ＯＵＴは、スイッチング電源の出
力端子であり、エラーアンプ５３が接続されている。エ
ラーアンプ５３は、出力端子ＯＵＴから出力される電圧
を、所定の参照電圧と比較して、誤差の電圧を増幅して
トランジスタ１７のベースに帰還するものである。

【００１０】一方、抵抗４９とコンデンサ４８との接続
点には、電源１１の正極が抵抗６１を介して接続されて
いる。また、電源１１の正極と負極との間には、抵抗６
２，６３，６４が直列に接続されている。抵抗６２と抵
抗６３との接続点は、比較回路６５のマイナス入力端子
（−）に接続されている。抵抗６３と抵抗６４との接続
点は、比較回路６６のプラス入力端子（＋）に接続され
ている。比較回路６５のプラス入力端子（＋）及び比較
回路６６のマイナス入力端子（−）は、コンデンサ４８
と抵抗４９との接続点に接続されている。比較回路６５
の出力端子が、ＯＲゲート４１の他方の入力端子に接続
されている。比較回路６６の出力端子が、ＯＲゲート４
２の他方の入力端子に接続されている。

【００１１】次に、このスイッチング電源装置の動作を
説明する。発振回路１０は、高速でＮＭＯＳ２，３を交
互にオンオフするために発振し、ＲＳ−ＦＦ２８は、ハ
イレベル（以下、“Ｈ”と記す）及びローレベル（以
下、“Ｌ”と記す）を交互に出力する。ＲＳ−ＦＦ２８
の出力信号が“Ｈ”になると、ＯＲゲート４２が“Ｈ”
を出力するので、ＲＳ−ＦＦ４４がリセットされ、ドラ
イバ４５が“Ｌ”の出力信号をＮＭＯＳ３のゲートに与
える。これにより、ＮＭＯＳ３がオフする。ＲＳ−ＦＦ
２８が“Ｈ”を出力し始めてから、時間が経過すると、
コンデンサ３１が充電されてコンデンサ３１と抵抗３０
の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−
ＦＦ４３がセットされて“Ｈ”を出力する。ＲＳ−ＦＦ
４３が“Ｈ”を出力すると、ＮＭＯＳ２がオンする。従
って、ＮＭＯＳ３がオフしたのちに、ＮＭＯＳ２がオン
する。

【００１２】ＲＳ−ＦＦ２８の出力信号が“Ｌ”になる
と、インバータ２９が“Ｈ”を出力するようになり、Ｏ
Ｒゲート４１が“Ｈ”を出力する。これにより、ＲＳ−
ＦＦ４３がリセットされ、ドライバ４５が“Ｌ”の出力
信号をＮＭＯＳ２のゲートに与える。これにより、ＮＭ
ＯＳ２がオフする。ＲＳ−ＦＦ２８が“Ｌ”を出力し始
めてから、時間が経過すると、コンデンサ３３が充電さ
れてコンデンサ３３と抵抗３２の接続点の電圧が、
“Ｈ”になる。これにより、ＲＳ−ＦＦ４４がセットさ
れて“Ｈ”を出力する。ＲＳ−ＦＦ４４が“Ｈ”を出力
すると、ＮＭＯＳ３がオンする。従って、ＮＭＯＳ２が
オフしたのちに、ＮＭＯＳ３がオンする。

【００１３】よって、ＮＭＯＳ２，３が交互にオンする
とともに、同時にオン状態になることがない。即ち、デ
ッドタイムが設けられている。ＮＭＯＳ２がオン状態の
ときには、ＮＭＯＳ２は、ドレイン電流をチョーク４
６、トランス４７の一次巻線及びコンデンサ４８に流
す。このとき、ノードＮの電圧ＶＳは電源１の電源電圧
Ｖinに固定される。ＮＭＯＳ２がオフ状態になると、チ
ョーク４６及びトランス４７の一次巻線に蓄積されたエ
ネルギーによって、ノードＮの電圧が、ほぼグランドの
電位になるまで引き下げられる。デッドタイムの後にＮ
ＭＯＳ３がオンすると、ＮＭＯＳ３がドレイン電流を流
す。ドレイン電流が流れることにより、ノードＮの電圧
が、グランドの電位に固定される。チョーク４６及びト
ランス４７の一次巻線とコンデンサ４８とは、電流直列
共振回路になり、ＮＭＯＳ２，３が交互にオンすること
により、コンデンサ４８には正弦波の電流が流れ、トラ
ンス４７の二次巻線に交番する電圧が誘起される。ダイ
オード５０，５１は、交番する電圧を整流し、コンデン
サ５２を充電し、出力端子ＯＵＴから直流電圧が出力さ
れる。

【００１４】エラーアンプ５３は、出力端子ＯＵＴから
出力される電圧と所定値との差を求め、その差に対応す
る信号をトランジスタ１７のゲートに負帰還する。これ
により、定電流源としてのトランジスタ１２〜１５に流
れる電流が変化し、コンデンサ２１の充放電速度が変化
し、ＲＳ−ＦＦ４３，４４のリセットされるタイミング
が変化し、出力電圧が安定化する。これに対し、出力端
子ＯＵＴから過電流が出力されることを防止するため
に、抵抗４９が設けられている。出力端子ＯＵＴから過
電流が流れるときには、コンデンサ４８に流れる電流も
増加する。抵抗４９は、コンデンサ４８に流れる電流に
対応する電圧を、コンデンサ４８との接続点から出力す
る。この電圧が抵抗６１によりバイアスされて、比較回
路６５，６６に入力される。

【００１５】比較回路６５は、抵抗６２と抵抗６３との
接続点の電圧よりも、抵抗４９から入力された電圧が高
いときに、過電流が流れていると判断して“Ｈ”をＯＲ
ゲート４１へ出力する。比較回路６６は、抵抗６３と抵
抗６４との接続点の電圧よりも、抵抗４９から入力され
た電圧が低いときに、“Ｌ”をＯＲゲート４２へ出力す
る。そのため、過電流が出力されるときには、それまで
オンしていたＮＭＯＳ２またはＮＭＯＳ３が強制的にオ
フされる。

【００１６】

【発明が解決しようとする課題】図１２は、従来のスイ
ッチング電源装置の課題を示す説明図である。スイッチ
ング電源装置には、トランスの一次巻線或いは一般的イ
ンダクタにコンデンサが接続され、そのインダクタと電
源との間に設けられたスイッチング素子をオンオフして
インダクタに電流を流すことにより、負荷に供給する電
力を発生させるものがある。このようなスイッチング電
源装置では、図１１の抵抗６２〜６４及び比較回路６
５，６６と同様な過電流保護回路を設けている。過電流
保護回路を設けることより、出力電流が増加したとき
に、それが一定値以上に増加しないようになる。

【００１７】図１１の抵抗６２〜６４及び比較回路６
５，６６からなる過電流保護回路は、コンデンサ４８に
流れる電流の瞬時値を検出して、ＮＭＯＳ２，３をオフ
させる信号を出力している。そのため、例えば出力端子
ＯＵＴに接続される負荷が瞬時的に重くなったときで
も、ＮＭＯＳ２，３がオフされる。ＮＭＯＳ２，３がオ
フされると、出力端子ＯＵＴにおける出力電圧が低下し
てしまう。即ち、コンデンサ４８に流れる電流が本来図
１２（２）の左の波形であるところが、右の波形にな
り、出力電流と出力電圧の関係が図１２（１）のＡ点か
らＢ点に移り、エネルギーの低下によって出力電圧が減
少する。出力電圧と出力電流との関係をＡ点に復帰させ
るには、一旦出力電圧をさげ、それから出力電圧をあげ
る必要があった。つまり、垂下特性にヒステリシスが出
てしまうことになる。

【００１８】本発明は、瞬時的に負荷が重くなっても、
垂下特性にヒステリシスを生じさせないスイッチング電
源装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係るスイッチング電源装置
は、インダクタと、前記インダクタの一端と電源との間
に接続されたスイッチング素子と、前記インダクタの他
端とグランドとの間に接続され、該インダクタと直列共
振回路を形成するコンデンサと、前記スイッチング素子
をオンオフさせて前記インダクタに電流を流すことによ
り、負荷に電力を供給する制御部とを備えるスイッチン
グ電源装置において、前記コンデンサに流れる電流の電
流値を検出する電流検出回路と、前記検出された電流値
を積分する積分回路と、前記積分回路の出力する積分値
が所定値以上になったか否かを判断する積分値判断回路
とをさらに備え、前記制御部は、前記積分値が所定値以
上になったときに、前記スイッチング素子をオフさせる
手段を備えることを特徴とする。

【００２０】このような構成を採用したことにより、電
流検出回路により、コンデンサに流れる電流が検出さ
れ、検出された電流値の積分値が積分回路により求めら
れる。積分値が所定値以上になったことが、積分値判断
回路により判断され、スイッチング素子がオフする。よ
って、瞬時的に負荷が重くなっても、出力電流と出力電
圧の関係が維持され、垂下特性にヒステリシスが生じな
い。また、前記インダクタを、変圧器の一次巻線とし、
該変圧器の二次巻線から負荷へ電力を供給する構成にし
てもよい。また、前記電流検出回路が出力する値をべき
乗し、該べき乗した電流値を前記検出された電流値とし
て前記積分回路に与える乗算回路を設けてもよい。

【００２１】なお、前記乗算回路は、乗数を入力する乗
数入力端子と被乗数を入力する被乗数入力端子と該乗数
と被乗数との積を出力する出力端子とをそれぞれ備え、
前段の出力端子が該被乗数入力端子にそれぞれ接続され
て任意数が縦続接続された掛算器を有し、初段の前記掛
算器の前記乗数入力端子及び前記被乗数入力端子が前記
電流検出回路の出力端子に接続され、前記初段以外の前
記掛算器の前記乗数入力端子が前記電流検出回路の出力
端子に共通に接続され、最終段の前記掛算器の出力端子
が前記積分回路に接続されていてもよい。また、前記乗
算回路は、前記電流検出回路の検出結果を量子化する量
子化手段と、前記量子化結果をべき乗した電圧を出力ノ
ードに設定して前記積分回路に与える電圧設定手段とを
備えてもよい。

【００２２】また、本発明の第２の観点に係る共振型ス
イッチング電源回路は、インダクタと該インダクタの一
端に直列に接続されたコンデンサとから構成される共振
回路と、前記インダクタの他端に接続され、異なる電圧
を交互に印加するスイッチング回路と、を備える共振型
スイッチング電源回路において、前記コンデンサを流れ
る電流を検出し、検出した電流を積分し、積分値に基づ
いて、前記スイッチング回路を制御することにより、過
電流を防止する過電流防止回路を備えることを特徴とす
る。

【００２３】

【発明の実施の形態】〔第１の実施形態〕図１は、本発
明の第１の実施形態を示すスイッチング電源装置の構成
図である。このスイッチング電源装置はハーフブリッジ
型であり、主電源１００の正極にドレインが接続された
スイッチング素子であるＮＭＯＳ１０１と、ＮＭＯＳ１
０１のソースと主電源１００の負極及びグランドとの間
に接続されたスイッチング素子であるＮＭＯＳ１０２と
を備えている。ＮＭＯＳ１０１のドレインとソースとの
間には、コンデンサ１０１ａが接続されている。ＮＭＯ
Ｓ１０２のドレインとソースとの間には、コンデサ１０
１ｂが接続されている。また、このスイッチング電源装
置は、電流共振型であり、ＮＭＯＳ１０１のソースとＮ
ＭＯＳ１０２のドレインとの接続点に一端が接続された
チョーク１０３と、チョーク１０３の他端にインダクタ
である一次巻線１０４ａの一端が接続されたトランス１
０４と、その一次巻線１０４ｂの他端に一方の電極が接
続されたコンデンサ１０５とを備えている。

【００２４】トランス１０４の二次巻線１０４ｂの一端
は、ダイオード１０６のアノードに接続されている。二
次巻線１０４ｂの他端は、ダイオード１０７のアノード
に接続されている。ダイオード１０６，１０７のカソー
ドが、コンデンサ１０８の一方の電極に接続されてい
る。コンデンサ１０８の他方の電極が、二次巻線１０４
ｂの中間タップに接続されている。コンデンサ１０８の
両方の電極が、対を成す出力端子ＯＵＴに接続されてい
る。

【００２５】このスイッチング電源装置には、さらに、
発振回路１１０と、デッドタイム設定回路１３０と、制
御部１４０と、電流検出回路１５０と、積分回路１６０
と、積分値判断回路１７０と、エラーアンプ１８０と
が、設けられている。発振回路１１０は、ＮＭＯＳ１０
１，１０２のスイッチング周期を設定する回路であり、
電源１１１と、電源１１１の正極に各エミッタが接続さ
れた４個のＰＮＰ形トランジスタ１１２，１１３，１１
４，１１５と、抵抗１１６と、各エミッタがそれぞれ電
源１１１の正極に接続されたグランドに接続された４個
のＮＰＮ形トランジスタ１１７，１１８，１１９，１２
０と、コンデンサ１２１と、電源１１１の正極と電源１
１１の負極との間の電圧を分圧する３個直列の分圧抵抗
１２３，１２４，１２５とを有している。

【００２６】トランジスタ１１２のコレクタが、抵抗１
１６の一端に接続されるとともに、トランジスタ１１７
のコレクタに接続されている。抵抗１１６の他端は、電
源１１１の負極に接続されている。トランジスタ１１２
〜１１５のベースは、共通に接続され、トランジスタ１
１３，１１４のコレクタが、トランジスタ１１８，１１
９のコレクタに接続されている。トランジスタ１１５の
コレクタは、トランジスタ１２０のコレクタに接続され
るとともにコンデンサ１２１の一方の電極に接続されて
いる。トランジスタ１１９及び１２０のベースが、トラ
ンジスタ１１９のコレクタに接続され、トランジスタ１
１９及びトランジスタ１２０が、カレントミラー回路を
構成している。

【００２７】分圧抵抗１２３〜１２５のうちの抵抗１２
３の一端が、電源１１１の正極に接続され、この抵抗１
２３の他端が抵抗１２４の一端に接続されている。抵抗
１２４の他端が、抵抗１２５の一端に接続され、抵抗１
２５の他端が、電源１１１の負極に接続されている。抵
抗１２３及び１２４の接続点が、比較回路１２６のマイ
ナス入力端子（−）に接続され、抵抗１２４及び抵抗１
２５の接続点が、比較回路１２７のプラス入力端子
（＋）に接続されている。比較回路１２６のプラス入力
端子（＋）及び比較回路１２７のマイナス入力端子
（−）は、トランジスタ１１５及び１２０のコレクタに
接続されている。比較回路１２６の出力端子は、ＲＳ−
ＦＦ１２８のセット端子（Ｓ）に接続されている。比較
回路１２７の出力端子は、ＲＳ−ＦＦ１２８のリセット
端子（Ｒ）に接続されている。ＲＳ−ＦＦ１２８の出力
端子（Ｑ）が、インバータ１２９を介してトランジスタ
１１８のベースに接続されている。

【００２８】ＲＳ−ＦＦ１２８の出力端子（Ｑ）とイン
バータ１２９の出力端子（Ｑ）が、発振回路１１０の出
力端子であり、ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、
デッドタイム設定回路１３０中の抵抗１３１の一端に接
続されている。抵抗１３１の他端が、コンデンサ１３２
の一方の電極に接続され、コンデンサ１３２の他方の電
極が、グランドに接続されている。インバータ１２９の
出力端子は、デッドタイム設定回路１３０中の抵抗１３
３に接続されている。抵抗１３３の他端が、コンデンサ
１３４一方の電極に接続され、コンデンサ１３４の他方
の電極が、グランドに接続されている。インバータ１２
９の出力端子は、さらに、制御部１４０中の２入力ＯＲ
ゲート１４１の一方の入力端子に接続されている。

【００２９】ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、制
御部１４０中のＯＲゲート１４３の一方の入力端子に接
続されている。ＯＲゲート１４１の出力端子が、ＲＳ−
ＦＦ１４２のリセット端子（Ｒ）に接続され、ＯＲゲー
ト１４３の出力端子が、ＲＳ−ＦＦ１４４のリセット端
子（Ｒ）に接続されている。ＲＳ−ＦＦ１４２の出力端
子（Ｑ）は、２入力２出力のドライバ１４５の一方の入
力端子（ＨＩＮ）に接続されている。ＲＳ−ＦＦ１４４
の出力端子（Ｑ）は、ドライバ１４５の他方の入力端子
（ＬＩＮ）に接続されている。ドライバ１４５の一方の
出力端子（ＨＯ）が、ＮＭＯＳ１０１のゲートに接続さ
れている。ドライバ１４５の他方の出力端子（ＬＯ）が
ＮＭＯＳ１０２のゲートに接続されている。

【００３０】電流検出回路１５０は、コンデンサ１０５
とグランドとの間に接続された抵抗１５１と、抵抗１５
１とコンデンサ１０５との接続点に一端が接続されると
ともに、他端が電源１１１の正極に接続された抵抗１５
２と、電源１１１の正極と負極との間に接続された分圧
抵抗１５３，１５４とを備えている。抵抗１５３と抵抗
１５４との接続点が、演算増幅器１５５の反転入力端子
（−）に接続されている。演算増幅器１５５の非反転入
力端子（＋）には、コンデンサ１０５と抵抗１５１との
接続点が接続されている。演算増幅器１５５の出力端子
と反転入力端子（−）との間には、抵抗１５６が接続さ
れている。演算増幅器１５５の出力端子が、積分回路１
６０中の抵抗１６１の一端に接続されている。抵抗１６
１の他端には、２個のコンデンサ１６２，１６３の各一
方の電極が接続されている。コンデンサ１６２の他方の
電極が、電源１１１の正極に接続され、コンデンサ１６
３の他方の電極が、電源１１１の負極に接続されてい
る。

【００３１】コンデンサ１６２，１６３及び抵抗１６１
の接続点が、積分値判断回路１７０中の比較回路１７１
のプラス入力端子（＋）に接続されるとともに、比較回
路１７２のマイナス入力端子（−）に接続されている。
積分値判断回路１７０には、さらに、電源１１１の正極
と負極との間に直列に接続された抵抗１７３，１７４，
１７５が設けられている。抵抗１７３と抵抗１７４との
接続点が、比較回路１７１のマイナス入力端子（−）に
接続されている。抵抗１７４と抵抗１７５との接続点
が、比較回路１７２のプラス入力端子（＋）に接続され
ている。比較回路１７１の出力端子は、ＯＲゲート１４
１の他方の入力端子に接続されている。比較回路１７２
の出力端子は、ＯＲゲート１４３の他方の入力端子に接
続されている。エラーアンプ１８０は、コンデンサ１０
８の両方の電極間に接続され、出力信号をトランジスタ
１１７のゲートに送るようになっている。

【００３２】図２は、図１のスイッチング電源装置の動
作を示すタイムチャートである。この図２を参照しつ
つ、スイッチング電源装置の動作を説明する。このスイ
ッチング電源装置では、発振回路１１０中のＲＳ−ＦＦ
１２８の出力信号が“Ｈ”となると、インバータ１２９
の出力信号が“Ｌ”になる。これがトランジスタ１１８
のベースの電圧を引き下げ、トランジスタ１１９のベー
ス電圧を上昇させる。トランジスタ１１９のベース電圧
が上昇することにより、このトランジスタ１１９に流れ
る電流が増加する。トランジスタ１１９と相俟ってカレ
ントミラー回路を形成するトランジスタ１２０は、トラ
ンジスタ１１９に流れる電流と等しい増加した電流を電
源１１１の負極側へ流す。これにより、コンデンサ１２
１から電荷が引き抜かれ、コンデンサ１２１の充電電
圧、つまり、比較回路１２６のプラス入力端子（＋）及
び比較回路１２７のマイナス入力端子（−）の電圧が、
低くなる。

【００３３】比較回路１２７は、プラス入力端子（＋）
の電圧である抵抗１２４及び抵抗１２５の接続点の電圧
と、マイナス入力端子（−）に入力された電圧とを比較
し、一致したときにパルス信号を出力する。パルス信号
がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１２８は
“Ｌ”を出力し、インバータ１２９が“Ｈ”を出力する
ようになる。インバータ１２９が“Ｈ”を出力すると、
トランジスタ１１８のベースの電圧が、これまでとは逆
に上昇し、トランジスタ１１９のベース電圧を下降させ
る。トランジスタ１１９のベース電圧が下降することに
より、このトランジスタ１１９に流れる電流が減少し、
トランジスタ１２０に流れる電流が減少する。これによ
り、コンデンサ１２１に電荷が蓄積し、比較回路１２６
のプラス入力端子（＋）及び比較回路１２７のマイナス
入力端子（−）の電圧が高くなる。比較回路１２６は、
マイナス入力端子の電圧、即ち、抵抗１２３及び抵抗１
２４の接続点の電圧と、プラス入力端子（＋）に入力さ
れた電圧とを比較し、一致したときにパルス信号を出力
する。パルス信号がリセット端子（Ｒ）に入力されたＲ
Ｓ−ＦＦ１２８は“Ｈ”を出力し、インバータ１２９が
再び“Ｌ”を出力するようになり、上記動作を繰り返
す。即ち、発振することになる。

【００３４】ＲＳ−ＦＦ１２８の出力信号が“Ｈ”にな
ると、ＯＲゲート１４３が“Ｈ”を出力するので、ＲＳ
−ＦＦ１４４がリセットされ、ドライバ１４５が“Ｌ”
の出力信号をＮＭＯＳ１０２のゲートに与える。これに
より、ＮＭＯＳ１０２がオフする。ＲＳ−ＦＦ１２８が
“Ｈ”を出力し始めてから、時間が経過すると、コンデ
ンサ１３２が充電されてコンデンサ１３２と抵抗１３１
の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−
ＦＦ１４２がセットされて“Ｈ”を出力する。ＲＳ−Ｆ
Ｆ１４２が“Ｈ”を出力すると、ＮＭＯＳ１０１がオン
する。従って、ＮＭＯＳ１０２がオフしたのちに、ＮＭ
ＯＳ１０１がオンする。

【００３５】ＲＳ−ＦＦ１２８の出力信号が“Ｌ”にな
ると、インバータ１２９が“Ｈ”を出力するようにな
り、ＯＲゲート１４１が“Ｈ”を出力する。これによ
り、ＲＳ−ＦＦ１４２がリセットされて“Ｌ”をドライ
バ１４５に与え、ドライバ１４５が“Ｌ”の出力信号を
ＮＭＯＳ１０１のゲートに与える。これにより、ＮＭＯ
Ｓ１０１がオフする。ＲＳ−ＦＦ１２８が“Ｌ”を出力
し始めてから、時間が経過すると、コンデンサ１３４が
充電されてコンデンサ１３４と抵抗１３３の接続点の電
圧が、“Ｈ”になる。これにより、ＲＳ−ＦＦ１４４が
セットされて“Ｈ”を出力する。ＲＳ−ＦＦ１４４が
“Ｈ”を出力すると、ＮＭＯＳ１０２がオンする。従っ
て、ＮＭＯＳ１０１がオフしたのちに、ＮＭＯＳ１０２
がオンする。よって、ＮＭＯＳ１０１，１０２が交互に
オンするとともに、同時にオン状態になることがない。
即ち、デッドタイムが設けられている。

【００３６】ＮＭＯＳ１０１がオン状態のときには、Ｎ
ＭＯＳ１０１は、図２に示すように、ドレイン電流Ｉ₁
をチョーク１０３、トランス１０４の一次巻線１０４ａ
及びコンデンサ１０５に流す。このとき、ノードＮの電
圧は電源１００の電源電圧Ｖinに固定される。ＮＭＯＳ
１０１がオフ状態になると、チョーク１０３及びトラン
ス１０４の一次巻線１０４ａに蓄積されたエネルギーよ
って、ノードＮの電圧が、ほぼグランドの電位になるま
で引き下げられる。デッドタイムの後にＮＭＯＳ１０２
がオンすると、ＮＭＯＳ１０２がドレイン電流Ｉ₂を流
す。ドレイン電流Ｉ₂が流れることにより、ノードＮの
電圧が、グランドの電位に固定される。チョーク１０３
及びトランス１０４の一次巻線１０４ａとコンデンサ１
０５とは、電流直列共振回路になり、交互にＮＭＯＳ１
０１，１０２がオンすることにより、コンデンサ１０５
には正弦波の電流が流れ、トランス１０４の二次巻線１
０４ｂに交番する電圧が誘起される。ダイオード１０
６，１０７は、交番する電圧を整流し、コンデンサ１０
８を充電し、出力端子ＯＵＴから直流電圧が出力され
る。

【００３７】エラーアンプ１８０は、出力端子ＯＵＴか
ら出力される電圧と所定値との差を求め、その差に対応
する信号をトランジスタ１１７のゲートに負帰還する。
これにより、定電流源としてのトランジスタ１１２〜１
１５に流れる電流が変化し、コンデンサ１２１の充放電
速度が変化し、ＲＳ−ＦＦ１４２，１４４のリセットさ
れるタイミングが変化する。即ち、ＮＭＯＳ１０２，１
０３がオフ状態になるタイミングが変化する。出力端子
ＯＵＴから過電流が出力されることを防止するために、
電流検出回路１５０が設けられている。出力端子から過
電流が流れるときには、コンデンサ１０５に流れる電流
も増加する。抵抗１５１は、コンデンサ１０５に流れる
電流に対応する電圧を、コンデンサ１０５との接続点か
ら出力する。この電圧が抵抗１５２によりバイアスされ
て、演算増幅器１５５の非反転入力端子（＋）に入力さ
れる。

【００３８】演算増幅器１５５は、入力されたコンデン
サ１０５に流れる電流に相当する電圧を増幅して積分回
路１６０に出力する。積分回路１６０中の抵抗１６１
は、積分回路１６０から与えられる電圧を遅延してコン
デンサ１６２，１６３に充放電する。このコンデンサ１
６２，１６３に充放電することにより、コンデンサ１６
２，１６３の接続点の電圧が、コンデンサ１０５に流れ
る電流の積分値に相当する電圧になる。積分回路１６０
は、積分値に相当する電圧を積分値判断回路１７０へ出
力する。積分値判断回路１７０中の比較回路１７１は、
抵抗１７３と抵抗１７４との接続点の電圧と積分値に相
当する電圧と比較し、積分値に相当する電圧のほうが高
ければ、“Ｈ”を出力する。これにより、ＯＲゲート１
４１の出力が“Ｈ”になり、ＲＳ−ＦＦ１４２がリセッ
トされ“Ｌ”を出力する。よって、それまで、オンして
いたＮＭＯＳ１０１がオフする。

【００３９】積分値判断回路１７０中の比較回路１７２
は、抵抗１７４と抵抗１７５との接続点の電圧と積分値
に相当する電圧とを比較し、積分値に相当する電圧のほ
うが低ければ“Ｈ”を出力する。これにより、ＯＲゲー
ト１４２の出力が“Ｈ”になり、ＲＳ−ＦＦ１４４がリ
セットされ“Ｌ”を出力する。よって、それまで、オン
していたＮＭＯＳ１０２がオフする。

【００４０】図３は、図１の垂下特性を示す図である。
本実施形態によれば、出力端子ＯＵＴから出力される出
力電流が増加しても、出力電流の瞬時値でそれまでオン
していたＮＭＯＳ１０１または１０２がオフせず、積分
値が所定値を超えたときにのみＮＭＯＳ１０１，１０２
をオフにするので、負荷が、瞬時的に重くなってもＮＭ
ＯＳ１０１，１０２が強制的にオフになることがなく、
負荷へのエネルギーの供給が継続される。よって、図３
のように、ヒステリシスの少ない垂下特性が得られる。

【００４１】〔第２の実施形態〕図４は、本発明の第２
の実施形態を示すスイッチング電源装置の構成図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。このスイッチング電源装置の第１の実施形態の
スイッチング電源装置と異なる点は、発振回路１１０を
発振回路１１０Ａに変更し、制御部１４０及びデッドタ
イム設定回路１３０を制御部１４０Ａに変更し、新たに
乗算器１９０を設けたことである。他の構成は、図１と
同様になっている。

【００４２】発振回路１１０Ａには、図１で制御部１４
０に配置されていたＯＲゲート１４１，１４３が組み込
まれている。比較回路１２６の出力端子が、ＯＲゲート
１４１の一方の入力端子に接続され、比較回路１２７の
出力端子がＯＲゲート１４３の一方の入力端子に接続さ
れている。積分値判断回路１７０中の比較回路１７１の
出力端子がＯＲゲート１４３の他方の入力端子に接続さ
れ、ＯＲゲート１４１の出力端子がＲＳ−ＦＦ１２８の
セット端子（Ｓ）に接続されている。積分値判断回路１
７０中の比較回路１７２の出力端子が、ＯＲゲート１４
１の他方の入力端子に接続され、ＯＲゲート１４３の出
力端子がＲＳ−ＦＦ１２８のリセット端子（Ｒ）に接続
されている。発振回路１１０Ａの他の構成は、発振回路
１１０と同様になっている。

【００４３】制御部１４０Ａには、ＯＲゲート１４１，
１４３がなく、その代わりに、図１中では、デッドタイ
ム設定回路１３０中に配置していた抵抗１３１，１３３
及びコンデンサ１３２，１３４が組み込まれている。発
振回路１１０ＡのＲＳ−ＦＦ１２８の出力端子（Ｑ）
が、制御部１４０Ａ内で、抵抗１３１の一端に接続さ
れ、抵抗１３１の他端がコンデンサ１３２の一方の電極
とＲＳ−ＦＦ１４２のセット端子（Ｓ）とに接続されて
いる。ＲＳ−ＦＦ１４２のセット端子（Ｓ）にはダイオ
ード１４６のアノードが接続され、このダイオード１４
６のカソードが抵抗１３１の一端に接続されている。コ
ンデンサ１３２の他方の電極が、グランドに接続されて
いる。ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、ＲＳ−Ｆ
Ｆ１４４のリセット端子（Ｒ）にも接続されている。

【００４４】発振回路１１０Ａのインバータ１２９の出
力端子が、抵抗１３３の一端に接続され、抵抗１３３の
他端がコンデンサ１３４の一方の電極とＲＳ−ＦＦ１４
４のセット端子（Ｓ）とに接続されている。ＲＳ−ＦＦ
１４２のセット端子（Ｓ）にはダイオード１４７のアノ
ードが接続され、このダイオード１４７のカソードが抵
抗１３３の一端に接続されている。コンデンサ１３４の
他方の電極が、グランドに接続されている。インバータ
１２９の出力端子は、ＲＳ−ＦＦ１４２のリセット端子
（Ｒ）にも接続されている。制御部１４０Ａの他の構成
は、制御部１４０と同様になっている。

【００４５】乗算器１９０は、電流値のべき乗を求める
ものであり、電流検出回路１５０と積分回路１６０との
間に接続されている。図５（１）は、乗算器１９０の構
成図であり、図５（２）は掛算器を示す構成図である。
この乗算器１９０は、縦続接続された掛算器１９０−
１，１９０−２，…，１９０−ｎ（ｎは、２以上の整
数）で構成されている。初段の掛算器１９０−１の２つ
の入力端子ＩＮ１，ＩＮ２には、同じ値が入り、次段以
降の掛算器１９０−２〜１９０−nの入力端子ＩＮ１に
は、掛算器１９０−１の入力端子ＩＮ１，ＩＮ２と同じ
値が入り、掛算器１９０−２〜１９０−nの入力端子Ｉ
Ｎ２には、前段の掛算器からの出力信号が与えられる。

【００４６】このような乗算器１９０で、初段の掛算器
１９０−１の入力端子ＩＮ２に入力された値に対して掛
算器１９０−１，１９０−２，…，１９０−ｎが、入力
端子ＩＮ１に与えられた値をｎ回掛算することになる。
各掛算器１９０−１〜１９０−ｎは、同じ構成であり、
電源端子ＶＣＣにエミッタが接続された４個のＰＮＰ型
トランジスタ１９１，１９２，１９３，１９４をそれぞ
れ備えている。トランジスタ１９１のベース及びコレク
タが、トランジスタ１９３のベースに接続されるととも
に、ＰＮＰ型トランジスタ１９５のエミッタに接続され
ている。トランジスタ１９２のベース及びコレクタはト
ランジスタ１９４のベースに接続されるとともに、ＰＮ
Ｐ型トランジスタ１９９のエミッタに接続されている。
トランジスタ１９５，１９９のコレクタがトランジスタ
１９６のコレクタに接続されている。

【００４７】入力端子ＩＮ２には、抵抗１９７を介して
ＮＰＮ型トランジスタ１９８のコレクタが接続されてい
る。トランジスタ１９８のコレクタは、トランジスタ１
９６のベース及びトランジスタ１９８のベースにも接続
されている。トランジスタ１９６，１９８のエミッタ
は、グランド端子ＧＮＤに接続されている。電源端子Ｖ
ｃｃとグランド端子ＧＮＤとの間には、抵抗２００，２
０１が直列に接続され、抵抗２０１と抵抗２００の接続
点が、トランジスタ１９９のベースに接続されている。
トランジスタ１９３のコレクタは、ＰＮＰ型トランジス
タ２０２のコレクタ及びベースと、ＰＮＰ型トランジス
タ２０３のベースとに接続されている。トランジスタ２
０３のコレクタは、トランジスタ１９４のコレクタと出
力端子ＯＵＴとに接続され、トランジスタ２０２，２０
３のエミッタがグランド端子ＧＮＤに接続されている。
出力端子ＯＵＴは、抵抗２０４を介して電源端子Ｖｃｃ
に接続されるとともに、抵抗２０５を介してグランド端
子ＧＮＤに接続されている。

【００４８】次に、図４のスイッチング電源装置の動作
を説明する。発振回路１１０Ａは、第１の実施形態と同
様に発振し、制御部１４０Ａが、デッドタイム設定回路
１３０も含めた動作を行い、ＮＭＯＳ１０１，１０２を
第１の実施形態と同様にオンオフする。電流検出回路１
５０は、抵抗１５１の出力電圧をコンデンサ１０５に流
れる電流に相当するものとして検出し、乗算器１９０に
与える。乗算器１９０は電流検出回路１５０から与えら
れた電圧をｎ乗し、それに適当な定数をかけて積分回路
１６０へ出力する。積分回路１６０は、第１の実施形態
と同様に、コンデンサ１６２，１６３を充放電すること
で、積分値を求め、この積分値を積分値判断回路１７０
へ与える。積分値判断回路１７０中の比較回路１７１
は、第１の実施形態と同様に、与えられた積分値が所定
値よりも高ければ“Ｈ”を出力する。ＯＲゲート１４３
が比較回路１７１から“Ｈ”を入力することで、ＯＲゲ
ート１４１の出力が“Ｈ”になり、ＲＳ−ＦＦ１２８が
リセットされる。よって、インバータ１２９の出力が
“Ｈ”になり、ＲＳ−ＦＦ１４２がリセットされ、ＮＭ
ＯＳ１０１が強制的にオフされる。

【００４９】以上のような本実施形態では、次のような
効果が得られる。図６は、積分結果の周波数依存性を示
す説明図である。図７は、正弦波をべき乗した図であ
る。第１の実施形態のように、検出電流に対応する電圧
をそのまま積分する場合では、積分結果が周波数の影響
を受けやすい。例えば、図６のように、１乗のときに
は、５００００Ｈｚのときに０．５のデータが、２００
０００Ｈｚには２に変化する。これに対して、検出電流
に対応する電圧をべき乗してから積分する場合には、周
波数特性が平坦化でき、例えば二乗してから積分する
と、同じ周波数で変化する割合が、一乗の場合の約半分
ですむ。したがって、過電流検出点の設定が容易にな
る。ちなみに、一乗で正弦波を表すデータをべき乗する
と、図７のように、正弦波が尖鋭化する。よって、本実
施形態のように、積分結果がある値を超えることを判断
する場合には、その感度がよくなり、正確な判断をする
ことが期待できる。

【００５０】〔第３の実施形態〕図８は、本発明の第３
の実施形態を示す電流検出回路、乗算器、積分回路、及
び積分値判断回路を示す図である。前述の第２の実施形
態の電流検出回路、乗算器、積分回路、及び積分値判断
回路は、図８のような回路に変更することが可能であ
る。この回路は、第２の実施形態とは異なる電流検出回
路１５０Ａ及び乗算器１９０Ａと、第２の実施形態と同
様の積分回路１６０及び積分値判断回路１７０とで構成
されている。

【００５１】電流検出回路１５０Ａは、第２の実施形態
と同様に電源１１１の正極とグランドとの間に直列に接
続された抵抗１５２，１５１を備えるとともに、複数の
量子化用抵抗２１０を備えている。抵抗２１０は、電源
１１１とグランドとの間に直列に接続され、電源電圧Ｖ
ｒｅｆを分圧している。各抵抗２１０間の接続点には、
ｆ個の比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，
ｃｏｍｐ−１ｆと、ｆ個の比較回路ｃｏｍｐ−２１，ｃ
ｏｍｐ−２１，…，ｃｏｍｐ−２ｆとが配置されてい
る。比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃ
ｏｍｐ−１ｆのプラス入力端子（＋）は、電源１１１の
正極に近い側の接続点から順に各接続点に接続されてい
る。比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃ
ｏｍｐ−１ｆのマイナス入力端子（−）は、抵抗１５１
と抵抗１５２との接続点に共通に接続されている。

【００５２】比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２
２，…，ｃｏｍｐ−２ｆのマイナス入力端子（−）は、
グランドに近い側の接続点から順に各接続点に接続され
ている。比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２２，
…，ｃｏｍｐ−２ｆのプラス入力端子（＋）が、抵抗１
５１と抵抗１５２との接続点に共通に接続されている。
各比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃｏ
ｍｐ−１ｆの出力端子は、乗算器１９０Ａ中のＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２１
１，２１２，…，２１ｆのゲートにそれぞれ接続されて
いる。ＰＭＯＳ２１１，２１２，…，２１ｆのソース
は、電流源を介して電源１１１に接続され、ＰＭＯＳ２
１１，２１２，…，２１ｆのドレインは、出力ノードＮ
Ｔに共通に接続されている。ＰＭＯＳ２１１，２１２，
…，２１ｆのアドミタンスは、それぞれ異なる。各比較
回路ｃｏｍｐ−２１，ｃｏｍｐ−２２，…，ｃｏｍｐ−
２ｆの出力端子は、乗算器１９０Ａ中のＮＭＯＳ２２
１，２２２，…，２２ｆのゲートにそれぞれ接続されて
いる。ＮＭＯＳ２２１，２２２，…，２２ｆのソース
は、電流源を介してグランドに接続され、ＮＭＯＳ２２
１，２２２，…，２２ｆのドレインが出力ノードＮＴに
接続されている。ＮＭＯＳ２２１，２２２，…，２２ｆ
のアドミタンスは、それぞれ異なる。出力ノードＮＴ
が、積分回路１６０のコンデンサ１６２，１６３の接続
点に接続されている。

【００５３】図９は、図８の電流検出回路、乗算器、積
分回路、及び積分値判断回路の動作を示すタイムチャー
トである。例えば、コンデンサ１０５に流れる電流が正
弦波の場合、抵抗１５１に流れる電流も正弦波であり、
抵抗１５１が出力する電圧も正弦波になる。抵抗１５２
がその正弦波をバイアスする。各比較回路ｃｏｍｐ−２
１〜ｃｏｍｐ−２ｆ，ｃｏｍｐ−１１〜ｃｏｍｐ−１ｆ
は、抵抗２１０から与えられた電圧と正弦波の電圧との
比較を行う。比較回路ｃｏｍｐ−１１〜ｃｏｍｐ−１ｆ
は、正弦波の電圧が正で、かつ、抵抗２１０から与えら
れた電圧よりも高いときに“Ｈ”をＰＭＯＳ２１１〜２
１ｆへ出力する。各比較回路ｃｏｍｐ−２１〜ｃｏｍｐ
−２ｆは、正弦波の電圧が負でかつ抵抗２１０から与え
られた電圧よりも低いときに、“Ｈ”をＮＭＯＳ２２１
〜２２ｆへ出力する。

【００５４】図１０は、ＮＭＯＳ２２１〜２２ｆ，２１
１〜２１ｆの出力電流を示す特性図である。ＮＭＯＳ２
２１〜２２ｆ，ＰＭＯＳ２１１〜２１ｆは、比較回路ｃ
ｏｍｐ−２１〜ｃｏｍｐ−２ｆ，ｃｏｍｐ−１１〜ｃｏ
ｍｐ−１ｆに対応して、図１０のカーブＴに沿った電流
を流すように作製しておけば、ノードＮＴにべき乗した
電流値Ｉｃを入出力できる。これにより、コンデンサ１
６２，１６３には、正弦波を積分した波形の電圧Ｖ₁₆₀
が充電される。電圧Ｖ₁₆₀の中心値は、電源１１１が発
生する電圧Ｖｒｅｆの１／２になる。積分値判断回路１
７０は、第２の実施形態と同様に動作する。以上のよう
に、この第３の実施形態では、第２の実施形態と同様の
積分値判結果を出力できるので、第２の実施形態と同様
の効果が期待できる。

【００５５】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、次
のようなものがある。本発明は、電流共振型のスイッチ
ング電源装置であれば適用でき、コンデンサ１０５と共
振するインダクタがトランス１０４の一次巻線でなくて
もよい。単なるインダクタを用いてそのインダクタから
直接電力を取り出すタイプの電源装置でも、ヒステリシ
スのない垂下特性を得やすくなる。

【００５６】

【発明の効果】以上詳細に説明したように、コンデンサ
に流れる電流値を検出する電流検出回路と、検出された
電流値を積分する積分回路と、積分回路の出力する積分
値が所定値以上になったか否かを判断する積分値判断回
路とを設け、積分値が所定値以上になったときに、スイ
ッチング素子をオフさせる構成にしたので、瞬時的に負
荷が重くなっただけでは、スイッチング素子がオフしな
い。そのため、垂下特性にヒステリシスが生じることが
防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すスイッチング電
源装置の構成図である。

【図２】図１のスイッチング電源装置の動作を示すタイ
ムチャートである。

【図３】図１のスイッチング電源装置の出力電流と出力
電圧の関係を示す図である。

【図４】本発明の第２の実施形態を示すスイッチング電
源装置の構成図である。

【図５】図４中の乗算器の構成図である。

【図６】積分結果の周波数特性を示す説明図である。

【図７】正弦波をべき乗した図である。

【図８】本発明の第３の実施形態を示す電流検出回路、
乗算器、積分回路及び積分値判断回路の構成図である。

【図９】図８の電流検出回路、乗算器、積分回路及び積
分値判断回路動作を示すタイムチャートである。

【図１０】ＮＭＯＳ及びＰＭＯＳに流れる電流を示す説
明図である。

【図１１】従来のスイッチング電源装置を示す構成図で
ある。

【図１２】従来の課題を示す説明図である。

【符号の説明】

１００ 主電源 １０１，１０２ スイッチング素子としてのＮＭＯ
Ｓ １０３ チョーク １０４ トランス １０５ コンデンサ １１０ 発振回路 １４０ 制御部 １５０ 電流検出回路 １６０ 積分回路 １７０ 積分値判断回路 １９０ 乗算器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H730 AA02 AA14 AA20 AS01 BB26 BB57 BB66 DD04 DD32 DD41 EE03 EE07 FD01 FD41 FF01 FG07 XX15 XX42

Claims (6)

【特許請求の範囲】
1. 【請求項１】インダクタと、 前記インダクタの一端と電源との間に接続されたスイッ
   チング素子と、 前記インダクタの他端とグランドとの間に接続され、該
   インダクタと直列共振回路を形成するコンデンサと、 前記スイッチング素子をオンオフさせて前記インダクタ
   に電流を流すことにより、負荷に電力を供給する制御部
   とを備えるスイッチング電源装置において、 前記コンデンサに流れる電流の電流値を検出する電流検
   出回路と、 前記検出された電流値を積分する積分回路と、 前記積分回路の出力する積分値が所定値以上になったか
   否かを判断する積分値判断回路とをさらに備え、 前記制御部は、前記積分値が所定値以上になったとき
   に、前記スイッチング素子をオフさせる手段を備えるこ
   とを特徴とするスイッチング電源装置。
2. 【請求項２】前記インダクタは、変圧器の一次巻線から
   構成され、該変圧器の二次巻線から負荷へ電力を供給す
   る構成を有することを特徴とする請求項１に記載のスイ
   ッチング電源装置。
3. 【請求項３】前記電流検出回路が出力する電流値をべき
   乗し、該べき乗した電流値を前記検出された電流値とし
   て前記積分回路に与える乗算回路を備えることを特徴と
   する請求項１に記載のスイッチング電源装置。
4. 【請求項４】前記乗算回路は、乗数を入力する乗数入力
   端子と被乗数を入力する被乗数入力端子と該乗数と被乗
   数との積を出力する出力端子とをそれぞれ備え、前段の
   出力端子が該被乗数入力端子にそれぞれ接続されて任意
   数が縦続接続された掛算器を有し、 初段の前記掛算器の前記乗数入力端子及び前記被乗数入
   力端子が前記電流検出回路の出力端子に接続され、前記
   初段以外の前記掛算器の前記乗数入力端子が前記電流検
   出回路の出力端子に共通に接続され、最終段の前記掛け
   算器の出力端子が前記積分回路に接続されていることを
   特徴とする請求項３に記載のスイッチング電源装置。
5. 【請求項５】前記乗算回路は、前記電流検出回路の検出
   結果を量子化する量子化手段と、 前記量子化結果をべき乗した電圧を出力ノードに設定し
   て前記積分回路に与える電圧設定手段とを備えることを
   特徴とする請求項３に記載のスイッチング電源装置。
6. 【請求項６】インダクタと該インダクタの一端に直列に
   接続されたコンデンサとから構成される共振回路と、 前記インダクタの他端に接続され、異なる電圧を交互に
   印加するスイッチング回路と、 を備える共振型スイッチング電源回路において、 前記コンデンサを流れる電流を検出し、検出した電流を
   積分し、積分値に基づいて、前記スイッチング回路を制
   御することにより、過電流を防止する過電流防止回路を
   さらに備えることを特徴とする共振型スイッチング電源
   回路。