JP4734752B2 - スイッチング電源装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電流共振型等のスイッチング電源装置に関する。
【0002】
【従来の技術】
図11は、従来のスイッチング電源装置を示す構成図である。
このスイッチング電源装置は、電源1の正極にドレインが接続されたスイッチング素子としてのNチャネル型MOSトランジスタ(以下、NMOSという)2と、電源1の負極及びグランドにソースが接続されたNMOS3と、発振回路10とを、備えている。
発振回路10には、電源11の正極に各エミッタが接続された4個のPNP形トランジスタ12,13,14,15と、抵抗16と、各エミッタがそれぞれグランドに接続された4個のNPN形トランジスタ17,18,19,20と、コンデンサ21と、電源11の正極及び負極の間の電圧を分圧する3個直列の分圧抵抗23,24,25とが、設けられている。
【0003】
トランジスタ12のコレクタが抵抗16の一端に接続されるとともに、トランジスタ17のコレクタに接続されている。抵抗16の他端は電源11の負極に接続されている。トランジスタ12〜15のベースは、共通に接続され、トランジスタ13及び14のコレクタがトランジスタ18及び19のコレクタに接続されている。トランジスタ15のコレクタは、トランジスタ20のコレクタに接続されるとともにコンデンサ21の一方の電極に接続されている。トランジスタ19及び20のベースが、トランジスタ19のコレクタに接続され、トランジスタ19及びトランジスタ20が、カレントミラー回路を構成している。
【0004】
分圧抵抗23〜25のうちの抵抗23の一端が、電源11の正極に接続され、この抵抗23の他端が、抵抗24の一端に接続されている。抵抗24の他端が抵抗25の一端に接続され、抵抗25の他端が電源11の負極に接続されている。抵抗23及び24の接続点が、比較回路26のマイナス入力端子(−)に接続され、抵抗24及び抵抗25の接続点が、比較回路27のプラス入力端子(+)に接続されている。比較回路26のプラス入力端子(+)及び比較回路27のマイナス入力端子(−)は、トランジスタ15及び20のコレクタに接続されている。
【0005】
比較回路26の出力端子は、リセットセットフリップフロップ(以下、RS−FFという)28のセット端子(S)に接続されている。比較回路27の出力端子は、RS−FF28のリセット端子(R)に接続されている。RS−FF28の出力端子(Q)は、インバータ(NOTゲート)29の入力端子に接続され、インバータ29の出力端子がトランジスタ18のベースに接続されている。
RS−FF28の出力端子(Q)とインバータ29の出力端子とは、発振回路10の出力端子となり、そのRS−FF28の出力端子(Q)には、抵抗30の一端が接続されている。抵抗30の他端がコンデンサ31に接続され、コンデンサ31がグランドに接続されている。インバータ29の出力端子には、抵抗32の一端が接続され、抵抗32の他端がコンデンサ33に接続されている。コンデンサ33は、グランドに接続されている。
【0006】
RS−FF28の出力端子(Q)には、制御部40中の2入力ORゲート41の一方の入力端子が接続されている。インバータ29の出力端子には、制御部40中の2入力ORゲート42の一方の入力端子が接続されている。
制御部40は、NMOS2,3のオンオフを制御する回路であり、ORゲート41の出力端子がリセット端子(R)に接続されたRS−FF43と、ORゲート42の出力端子がリセット端子(R)に接続されたRS−FF44と、ドライバ45とを備えている。
【0007】
RS−FF43のセット端子(S)は、抵抗30とコンデンサ31との接続点に接続されている。RS−FF44のセット端子(S)は、抵抗32とコンデンサ33との接続点に接続されている。RS−FF43の出力端子(Q)は、2入力2出力のドライバ45の一方の入力端子(HIN)に接続され、RS−FF44の出力端子(Q)がドライバ45のもう一方の入力端子(LIN)に接続されている。ドライバ45の一方の出力端子(HO)が、NMOS2のゲートに接続され、ドライバ45の他方の出力端子(LO)が、NMOS3のゲートに接続されている。
【0008】
NMOS2のソース及びNMOS3のドレインが接続されたノードNには、チョーク46の一端が接続され、該チョーク46の他端が変圧器(以下、トランスという)47の一次巻線に接続され、その一次巻線がコンデンサ48の一方の電極に接続されている。コンデンサ48の他方の電極が抵抗49を介してグランドに接続されている。
トランス47の二次巻線の一端には、ダイオード50のアノードが接続され、このダイオード50のカソードが、平滑コンデンサ52の一方の電極に接続されている。トランス47の二次巻線の他端には、ダイオード51のアノードが接続され、ダイオード51のカソードが、平滑コンデンサ52の一方の電極に接続されている。平滑コンデンサ52の他方の電極は、二次巻線の中間タップにも接続されている。コンデンサ52の両方の電極が、一対の出力端子OUTに接続されている。
【0009】
出力端子OUTは、スイッチング電源の出力端子であり、エラーアンプ53が接続されている。エラーアンプ53は、出力端子OUTから出力される電圧を、所定の参照電圧と比較して、誤差の電圧を増幅してトランジスタ17のベースに帰還するものである。
【0010】
一方、抵抗49とコンデンサ48との接続点には、電源11の正極が抵抗61を介して接続されている。また、電源11の正極と負極との間には、抵抗62,63,64が直列に接続されている。抵抗62と抵抗63との接続点は、比較回路65のマイナス入力端子(−)に接続されている。抵抗63と抵抗64との接続点は、比較回路66のプラス入力端子(+)に接続されている。比較回路65のプラス入力端子(+)及び比較回路66のマイナス入力端子(−)は、コンデンサ48と抵抗49との接続点に接続されている。
比較回路65の出力端子が、ORゲート41の他方の入力端子に接続されている。比較回路66の出力端子が、ORゲート42の他方の入力端子に接続されている。
【0011】
次に、このスイッチング電源装置の動作を説明する。
発振回路10は、高速でNMOS2,3を交互にオンオフするために発振し、RS−FF28は、ハイレベル(以下、“H”と記す)及びローレベル(以下、“L”と記す)を交互に出力する。
RS−FF28の出力信号が“H”になると、ORゲート42が“H”を出力するので、RS−FF44がリセットされ、ドライバ45が“L”の出力信号をNMOS3のゲートに与える。これにより、NMOS3がオフする。RS−FF28が“H”を出力し始めてから、時間が経過すると、コンデンサ31が充電されてコンデンサ31と抵抗30の接続点の電圧が、“H”になる。これにより、RS−FF43がセットされて“H”を出力する。RS−FF43が“H”を出力すると、NMOS2がオンする。従って、NMOS3がオフしたのちに、NMOS2がオンする。
【0012】
RS−FF28の出力信号が“L”になると、インバータ29が“H”を出力するようになり、ORゲート41が“H”を出力する。これにより、RS−FF43がリセットされ、ドライバ45が“L”の出力信号をNMOS2のゲートに与える。これにより、NMOS2がオフする。RS−FF28が“L”を出力し始めてから、時間が経過すると、コンデンサ33が充電されてコンデンサ33と抵抗32の接続点の電圧が、“H”になる。これにより、RS−FF44がセットされて“H”を出力する。RS−FF44が“H”を出力すると、NMOS3がオンする。従って、NMOS2がオフしたのちに、NMOS3がオンする。
【0013】
よって、NMOS2,3が交互にオンするとともに、同時にオン状態になることがない。即ち、デッドタイムが設けられている。
NMOS2がオン状態のときには、NMOS2は、ドレイン電流をチョーク46、トランス47の一次巻線及びコンデンサ48に流す。このとき、ノードNの電圧VSは電源1の電源電圧Vinに固定される。NMOS2がオフ状態になると、チョーク46及びトランス47の一次巻線に蓄積されたエネルギーによって、ノードNの電圧が、ほぼグランドの電位になるまで引き下げられる。
デッドタイムの後にNMOS3がオンすると、NMOS3がドレイン電流を流す。ドレイン電流が流れることにより、ノードNの電圧が、グランドの電位に固定される。チョーク46及びトランス47の一次巻線とコンデンサ48とは、電流直列共振回路になり、NMOS2,3が交互にオンすることにより、コンデンサ48には正弦波の電流が流れ、トランス47の二次巻線に交番する電圧が誘起される。ダイオード50,51は、交番する電圧を整流し、コンデンサ52を充電し、出力端子OUTから直流電圧が出力される。
【0014】
エラーアンプ53は、出力端子OUTから出力される電圧と所定値との差を求め、その差に対応する信号をトランジスタ17のゲートに負帰還する。これにより、定電流源としてのトランジスタ12〜15に流れる電流が変化し、コンデンサ21の充放電速度が変化し、RS−FF43,44のリセットされるタイミングが変化し、出力電圧が安定化する。
これに対し、出力端子OUTから過電流が出力されることを防止するために、抵抗49が設けられている。出力端子OUTから過電流が流れるときには、コンデンサ48に流れる電流も増加する。抵抗49は、コンデンサ48に流れる電流に対応する電圧を、コンデンサ48との接続点から出力する。この電圧が抵抗61によりバイアスされて、比較回路65,66に入力される。
【0015】
比較回路65は、抵抗62と抵抗63との接続点の電圧よりも、抵抗49から入力された電圧が高いときに、過電流が流れていると判断して“H”をORゲート41へ出力する。比較回路66は、抵抗63と抵抗64との接続点の電圧よりも、抵抗49から入力された電圧が低いときに、“L”をORゲート42へ出力する。そのため、過電流が出力されるときには、それまでオンしていたNMOS2またはNMOS3が強制的にオフされる。
【0016】
【発明が解決しようとする課題】
図12は、従来のスイッチング電源装置の課題を示す説明図である。
スイッチング電源装置には、トランスの一次巻線或いは一般的インダクタにコンデンサが接続され、そのインダクタと電源との間に設けられたスイッチング素子をオンオフしてインダクタに電流を流すことにより、負荷に供給する電力を発生させるものがある。このようなスイッチング電源装置では、図11の抵抗62〜64及び比較回路65,66と同様な過電流保護回路を設けている。過電流保護回路を設けることより、出力電流が増加したときに、それが一定値以上に増加しないようになる。
【0017】
図11の抵抗62〜64及び比較回路65,66からなる過電流保護回路は、コンデンサ48に流れる電流の瞬時値を検出して、NMOS2,3をオフさせる信号を出力している。そのため、例えば出力端子OUTに接続される負荷が瞬時的に重くなったときでも、NMOS2,3がオフされる。NMOS2,3がオフされると、出力端子OUTにおける出力電圧が低下してしまう。即ち、コンデンサ48に流れる電流が本来図12(2)の左の波形であるところが、右の波形になり、出力電流と出力電圧の関係が図12(1)のA点からB点に移り、エネルギーの低下によって出力電圧が減少する。
出力電圧と出力電流との関係をA点に復帰させるには、一旦出力電圧をさげ、それから出力電圧をあげる必要があった。つまり、垂下特性にヒステリシスが出てしまうことになる。
【0018】
本発明は、瞬時的に負荷が重くなっても、垂下特性にヒステリシスを生じさせないスイッチング電源装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の観点に係るスイッチング電源装置は、インダクタと、前記インダクタの一端と電源との間に接続されたスイッチング素子と、前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、前記コンデンサに流れる電流の電流値を検出する電流検出回路と、前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、前記乗算回路は、乗数を入力する乗数入力端子と被乗数を入力する被乗数入力端子と該乗数と被乗数との積を出力する出力端子とをそれぞれ備え、前段の出力端子が該被乗数入力端子にそれぞれ接続されて任意数が縦続接続された掛算器を有し、初段の前記掛算器の前記乗数入力端子及び前記被乗数入力端子が前記電流検出回路の出力端子に接続され、前記初段以外の前記掛算器の前記乗数入力端子が前記電流検出回路の出力端子に共通に接続され、最終段の前記掛け算器の出力端子が前記積分回路に接続されている、ことを特徴とする。
上記目的を達成するために、本発明の第2の観点に係るスイッチング電源装置は、インダクタと、前記インダクタの一端と電源との間に接続されたスイッチング素子と、前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、前記コンデンサに流れる電流の電流値を検出する電流検出回路と、前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、前記乗算回路は、前記電流検出回路の検出結果を量子化する量子化手段と、前記量子化結果をべき乗した電圧を出力ノードに設定して前記積分回路に与える電圧設定手段とを備える、ことを特徴とする。
【0020】
このような構成を採用したことにより、電流検出回路により、コンデンサに流れる電流が検出され、検出された電流値の積分値が積分回路により求められる。積分値が所定値以上になったことが、積分値判断回路により判断され、スイッチング素子がオフする。よって、瞬時的に負荷が重くなっても、出力電流と出力電圧の関係が維持され、垂下特性にヒステリシスが生じない。
尚、前記インダクタを、変圧器の一次巻線とし、該変圧器の二次巻線から負荷へ電力を供給する構成にしてもよい。
【0023】
【発明の実施の形態】
〔第1の実施形態〕
図1は、本発明の第1の実施形態を示すスイッチング電源装置の構成図である。
このスイッチング電源装置はハーフブリッジ型であり、主電源100の正極にドレインが接続されたスイッチング素子であるNMOS101と、NMOS101のソースと主電源100の負極及びグランドとの間に接続されたスイッチング素子であるNMOS102とを備えている。NMOS101のドレインとソースとの間には、コンデンサ101aが接続されている。NMOS102のドレインとソースとの間には、コンデサ101bが接続されている。
また、このスイッチング電源装置は、電流共振型であり、NMOS101のソースとNMOS102のドレインとの接続点に一端が接続されたチョーク103と、チョーク103の他端にインダクタである一次巻線104aの一端が接続されたトランス104と、その一次巻線104bの他端に一方の電極が接続されたコンデンサ105とを備えている。
【0024】
トランス104の二次巻線104bの一端は、ダイオード106のアノードに接続されている。二次巻線104bの他端は、ダイオード107のアノードに接続されている。ダイオード106,107のカソードが、コンデンサ108の一方の電極に接続されている。コンデンサ108の他方の電極が、二次巻線104bの中間タップに接続されている。コンデンサ108の両方の電極が、対を成す出力端子OUTに接続されている。
【0025】
このスイッチング電源装置には、さらに、発振回路110と、デッドタイム設定回路130と、制御部140と、電流検出回路150と、積分回路160と、積分値判断回路170と、エラーアンプ180とが、設けられている。
発振回路110は、NMOS101,102のスイッチング周期を設定する回路であり、電源111と、電源111の正極に各エミッタが接続された4個のPNP形トランジスタ112,113,114,115と、抵抗116と、各エミッタがそれぞれ電源111の正極に接続されたグランドに接続された4個のNPN形トランジスタ117,118,119,120と、コンデンサ121と、電源111の正極と電源111の負極との間の電圧を分圧する3個直列の分圧抵抗123,124,125とを有している。
【0026】
トランジスタ112のコレクタが、抵抗116の一端に接続されるとともに、トランジスタ117のコレクタに接続されている。抵抗116の他端は、電源111の負極に接続されている。トランジスタ112〜115のベースは、共通に接続され、トランジスタ113,114のコレクタが、トランジスタ118,119のコレクタに接続されている。トランジスタ115のコレクタは、トランジスタ120のコレクタに接続されるとともにコンデンサ121の一方の電極に接続されている。トランジスタ119及び120のベースが、トランジスタ119のコレクタに接続され、トランジスタ119及びトランジスタ120が、カレントミラー回路を構成している。
【0027】
分圧抵抗123〜125のうちの抵抗123の一端が、電源111の正極に接続され、この抵抗123の他端が抵抗124の一端に接続されている。抵抗124の他端が、抵抗125の一端に接続され、抵抗125の他端が、電源111の負極に接続されている。抵抗123及び124の接続点が、比較回路126のマイナス入力端子(−)に接続され、抵抗124及び抵抗125の接続点が、比較回路127のプラス入力端子(+)に接続されている。比較回路126のプラス入力端子(+)及び比較回路127のマイナス入力端子(−)は、トランジスタ115及び120のコレクタに接続されている。
比較回路126の出力端子は、RS−FF128のセット端子(S)に接続されている。比較回路127の出力端子は、RS−FF128のリセット端子(R)に接続されている。RS−FF128の出力端子(Q)が、インバータ129を介してトランジスタ118のベースに接続されている。
【0028】
RS−FF128の出力端子(Q)とインバータ129の出力端子(Q)が、発振回路110の出力端子であり、RS−FF128の出力端子(Q)は、デッドタイム設定回路130中の抵抗131の一端に接続されている。抵抗131の他端が、コンデンサ132の一方の電極に接続され、コンデンサ132の他方の電極が、グランドに接続されている。
インバータ129の出力端子は、デッドタイム設定回路130中の抵抗133に接続されている。抵抗133の他端が、コンデンサ134一方の電極に接続され、コンデンサ134の他方の電極が、グランドに接続されている。インバータ129の出力端子は、さらに、制御部140中の2入力ORゲート141の一方の入力端子に接続されている。
【0029】
RS−FF128の出力端子(Q)は、制御部140中のORゲート143の一方の入力端子に接続されている。ORゲート141の出力端子が、RS−FF142のリセット端子(R)に接続され、ORゲート143の出力端子が、RS−FF144のリセット端子(R)に接続されている。RS−FF142の出力端子(Q)は、2入力2出力のドライバ145の一方の入力端子(HIN)に接続されている。RS−FF144の出力端子(Q)は、ドライバ145の他方の入力端子(LIN)に接続されている。
ドライバ145の一方の出力端子(HO)が、NMOS101のゲートに接続されている。ドライバ145の他方の出力端子(LO)がNMOS102のゲートに接続されている。
【0030】
電流検出回路150は、コンデンサ105とグランドとの間に接続された抵抗151と、抵抗151とコンデンサ105との接続点に一端が接続されるとともに、他端が電源111の正極に接続された抵抗152と、電源111の正極と負極との間に接続された分圧抵抗153,154とを備えている。
抵抗153と抵抗154との接続点が、演算増幅器155の反転入力端子(−)に接続されている。演算増幅器155の非反転入力端子(+)には、コンデンサ105と抵抗151との接続点が接続されている。演算増幅器155の出力端子と反転入力端子(−)との間には、抵抗156が接続されている。演算増幅器155の出力端子が、積分回路160中の抵抗161の一端に接続されている。
抵抗161の他端には、2個のコンデンサ162,163の各一方の電極が接続されている。コンデンサ162の他方の電極が、電源111の正極に接続され、コンデンサ163の他方の電極が、電源111の負極に接続されている。
【0031】
コンデンサ162,163及び抵抗161の接続点が、積分値判断回路170中の比較回路171のプラス入力端子(+)に接続されるとともに、比較回路172のマイナス入力端子(−)に接続されている。積分値判断回路170には、さらに、電源111の正極と負極との間に直列に接続された抵抗173,174,175が設けられている。抵抗173と抵抗174との接続点が、比較回路171のマイナス入力端子(−)に接続されている。抵抗174と抵抗175との接続点が、比較回路172のプラス入力端子(+)に接続されている。
比較回路171の出力端子は、ORゲート141の他方の入力端子に接続されている。比較回路172の出力端子は、ORゲート143の他方の入力端子に接続されている。
エラーアンプ180は、コンデンサ108の両方の電極間に接続され、出力信号をトランジスタ117のゲートに送るようになっている。
【0032】
図2は、図1のスイッチング電源装置の動作を示すタイムチャートである。この図2を参照しつつ、スイッチング電源装置の動作を説明する。
このスイッチング電源装置では、発振回路110中のRS−FF128の出力信号が“H”となると、インバータ129の出力信号が“L”になる。これがトランジスタ118のベースの電圧を引き下げ、トランジスタ119のベース電圧を上昇させる。トランジスタ119のベース電圧が上昇することにより、このトランジスタ119に流れる電流が増加する。トランジスタ119と相俟ってカレントミラー回路を形成するトランジスタ120は、トランジスタ119に流れる電流と等しい増加した電流を電源111の負極側へ流す。これにより、コンデンサ121から電荷が引き抜かれ、コンデンサ121の充電電圧、つまり、比較回路126のプラス入力端子(+)及び比較回路127のマイナス入力端子(−)の電圧が、低くなる。
【0033】
比較回路127は、プラス入力端子(+)の電圧である抵抗124及び抵抗125の接続点の電圧と、マイナス入力端子(−)に入力された電圧とを比較し、一致したときにパルス信号を出力する。パルス信号がリセット端子(R)に入力されたRS−FF128は“L”を出力し、インバータ129が“H”を出力するようになる。
インバータ129が“H”を出力すると、トランジスタ118のベースの電圧が、これまでとは逆に上昇し、トランジスタ119のベース電圧を下降させる。トランジスタ119のベース電圧が下降することにより、このトランジスタ119に流れる電流が減少し、トランジスタ120に流れる電流が減少する。これにより、コンデンサ121に電荷が蓄積し、比較回路126のプラス入力端子(+)及び比較回路127のマイナス入力端子(−)の電圧が高くなる。
比較回路126は、マイナス入力端子の電圧、即ち、抵抗123及び抵抗124の接続点の電圧と、プラス入力端子(+)に入力された電圧とを比較し、一致したときにパルス信号を出力する。パルス信号がリセット端子(R)に入力されたRS−FF128は“H”を出力し、インバータ129が再び“L”を出力するようになり、上記動作を繰り返す。即ち、発振することになる。
【0034】
RS−FF128の出力信号が“H”になると、ORゲート143が“H”を出力するので、RS−FF144がリセットされ、ドライバ145が“L”の出力信号をNMOS102のゲートに与える。これにより、NMOS102がオフする。RS−FF128が“H”を出力し始めてから、時間が経過すると、コンデンサ132が充電されてコンデンサ132と抵抗131の接続点の電圧が、“H”になる。これにより、RS−FF142がセットされて“H”を出力する。RS−FF142が“H”を出力すると、NMOS101がオンする。従って、NMOS102がオフしたのちに、NMOS101がオンする。
【0035】
RS−FF128の出力信号が“L”になると、インバータ129が“H”を出力するようになり、ORゲート141が“H”を出力する。これにより、RS−FF142がリセットされて“L”をドライバ145に与え、ドライバ145が“L”の出力信号をNMOS101のゲートに与える。これにより、NMOS101がオフする。RS−FF128が“L”を出力し始めてから、時間が経過すると、コンデンサ134が充電されてコンデンサ134と抵抗133の接続点の電圧が、“H”になる。これにより、RS−FF144がセットされて“H”を出力する。RS−FF144が“H”を出力すると、NMOS102がオンする。従って、NMOS101がオフしたのちに、NMOS102がオンする。
よって、NMOS101,102が交互にオンするとともに、同時にオン状態になることがない。即ち、デッドタイムが設けられている。
【0036】
NMOS101がオン状態のときには、NMOS101は、図2に示すように、ドレイン電流I1をチョーク103、トランス104の一次巻線104a及びコンデンサ105に流す。このとき、ノードNの電圧は電源100の電源電圧Vinに固定される。NMOS101がオフ状態になると、チョーク103及びトランス104の一次巻線104aに蓄積されたエネルギーよって、ノードNの電圧が、ほぼグランドの電位になるまで引き下げられる。
デッドタイムの後にNMOS102がオンすると、NMOS102がドレイン電流I2を流す。ドレイン電流I2が流れることにより、ノードNの電圧が、グランドの電位に固定される。チョーク103及びトランス104の一次巻線104aとコンデンサ105とは、電流直列共振回路になり、交互にNMOS101,102がオンすることにより、コンデンサ105には正弦波の電流が流れ、トランス104の二次巻線104bに交番する電圧が誘起される。ダイオード106,107は、交番する電圧を整流し、コンデンサ108を充電し、出力端子OUTから直流電圧が出力される。
【0037】
エラーアンプ180は、出力端子OUTから出力される電圧と所定値との差を求め、その差に対応する信号をトランジスタ117のゲートに負帰還する。これにより、定電流源としてのトランジスタ112〜115に流れる電流が変化し、コンデンサ121の充放電速度が変化し、RS−FF142,144のリセットされるタイミングが変化する。即ち、NMOS102,103がオフ状態になるタイミングが変化する。
出力端子OUTから過電流が出力されることを防止するために、電流検出回路150が設けられている。出力端子から過電流が流れるときには、コンデンサ105に流れる電流も増加する。抵抗151は、コンデンサ105に流れる電流に対応する電圧を、コンデンサ105との接続点から出力する。この電圧が抵抗152によりバイアスされて、演算増幅器155の非反転入力端子(+)に入力される。
【0038】
演算増幅器155は、入力されたコンデンサ105に流れる電流に相当する電圧を増幅して積分回路160に出力する。積分回路160中の抵抗161は、積分回路160から与えられる電圧を遅延してコンデンサ162,163に充放電する。
このコンデンサ162,163に充放電することにより、コンデンサ162,163の接続点の電圧が、コンデンサ105に流れる電流の積分値に相当する電圧になる。積分回路160は、積分値に相当する電圧を積分値判断回路170へ出力する。積分値判断回路170中の比較回路171は、抵抗173と抵抗174との接続点の電圧と積分値に相当する電圧と比較し、積分値に相当する電圧のほうが高ければ、“H”を出力する。これにより、ORゲート141の出力が“H”になり、RS−FF142がリセットされ“L”を出力する。よって、それまで、オンしていたNMOS101がオフする。
【0039】
積分値判断回路170中の比較回路172は、抵抗174と抵抗175との接続点の電圧と積分値に相当する電圧とを比較し、積分値に相当する電圧のほうが低ければ“H”を出力する。これにより、ORゲート142の出力が“H”になり、RS−FF144がリセットされ“L”を出力する。よって、それまで、オンしていたNMOS102がオフする。
【0040】
図3は、図1の垂下特性を示す図である。
本実施形態によれば、出力端子OUTから出力される出力電流が増加しても、出力電流の瞬時値でそれまでオンしていたNMOS101または102がオフせず、積分値が所定値を超えたときにのみNMOS101,102をオフにするので、負荷が、瞬時的に重くなってもNMOS101,102が強制的にオフになることがなく、負荷へのエネルギーの供給が継続される。よって、図3のように、ヒステリシスの少ない垂下特性が得られる。
【0041】
〔第2の実施形態〕
図4は、本発明の第2の実施形態を示すスイッチング電源装置の構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
このスイッチング電源装置の第1の実施形態のスイッチング電源装置と異なる点は、発振回路110を発振回路110Aに変更し、制御部140及びデッドタイム設定回路130を制御部140Aに変更し、新たに乗算器190を設けたことである。他の構成は、図1と同様になっている。
【0042】
発振回路110Aには、図1で制御部140に配置されていたORゲート141,143が組み込まれている。比較回路126の出力端子が、ORゲート141の一方の入力端子に接続され、比較回路127の出力端子がORゲート143の一方の入力端子に接続されている。積分値判断回路170中の比較回路171の出力端子がORゲート143の他方の入力端子に接続され、ORゲート141の出力端子がRS−FF128のセット端子(S)に接続されている。積分値判断回路170中の比較回路172の出力端子が、ORゲート141の他方の入力端子に接続され、ORゲート143の出力端子がRS−FF128のリセット端子(R)に接続されている。発振回路110Aの他の構成は、発振回路110と同様になっている。
【0043】
制御部140Aには、ORゲート141,143がなく、その代わりに、図1中では、デッドタイム設定回路130中に配置していた抵抗131,133及びコンデンサ132,134が組み込まれている。発振回路110AのRS−FF128の出力端子(Q)が、制御部140A内で、抵抗131の一端に接続され、抵抗131の他端がコンデンサ132の一方の電極とRS−FF142のセット端子(S)とに接続されている。RS−FF142のセット端子(S)にはダイオード146のアノードが接続され、このダイオード146のカソードが抵抗131の一端に接続されている。コンデンサ132の他方の電極が、グランドに接続されている。RS−FF128の出力端子(Q)は、RS−FF144のリセット端子(R)にも接続されている。
【0044】
発振回路110Aのインバータ129の出力端子が、抵抗133の一端に接続され、抵抗133の他端がコンデンサ134の一方の電極とRS−FF144のセット端子(S)とに接続されている。RS−FF142のセット端子(S)にはダイオード147のアノードが接続され、このダイオード147のカソードが抵抗133の一端に接続されている。コンデンサ134の他方の電極が、グランドに接続されている。インバータ129の出力端子は、RS−FF142のリセット端子(R)にも接続されている。制御部140Aの他の構成は、制御部140と同様になっている。
【0045】
乗算器190は、電流値のべき乗を求めるものであり、電流検出回路150と積分回路160との間に接続されている。
図5(1)は、乗算器190の構成図であり、図5(2)は掛算器を示す構成図である。
この乗算器190は、縦続接続された掛算器190−1,190−2,…,190−n(nは、2以上の整数)で構成されている。初段の掛算器190−1の2つの入力端子IN1,IN2には、同じ値が入り、次段以降の掛算器190−2〜190−nの入力端子IN1には、掛算器190−1の入力端子IN1,IN2と同じ値が入り、掛算器190−2〜190−nの入力端子IN2には、前段の掛算器からの出力信号が与えられる。
【0046】
このような乗算器190で、初段の掛算器190−1の入力端子IN2に入力された値に対して掛算器190−1,190−2,…,190−nが、入力端子IN1に与えられた値をn回掛算することになる。
各掛算器190−1〜190−nは、同じ構成であり、電源端子VCCにエミッタが接続された4個のPNP型トランジスタ191,192,193,194をそれぞれ備えている。
トランジスタ191のベース及びコレクタが、トランジスタ193のベースに接続されるとともに、PNP型トランジスタ195のエミッタに接続されている。トランジスタ192のベース及びコレクタはトランジスタ194のベースに接続されるとともに、PNP型トランジスタ199のエミッタに接続されている。トランジスタ195,199のコレクタがトランジスタ196のコレクタに接続されている。
【0047】
入力端子IN2には、抵抗197を介してNPN型トランジスタ198のコレクタが接続されている。トランジスタ198のコレクタは、トランジスタ196のベース及びトランジスタ198のベースにも接続されている。トランジスタ196,198のエミッタは、グランド端子GNDに接続されている。
電源端子Vccとグランド端子GNDとの間には、抵抗200,201が直列に接続され、抵抗201と抵抗200の接続点が、トランジスタ199のベースに接続されている。トランジスタ193のコレクタは、PNP型トランジスタ202のコレクタ及びベースと、PNP型トランジスタ203のベースとに接続されている。トランジスタ203のコレクタは、トランジスタ194のコレクタと出力端子OUTとに接続され、トランジスタ202,203のエミッタがグランド端子GNDに接続されている。出力端子OUTは、抵抗204を介して電源端子Vccに接続されるとともに、抵抗205を介してグランド端子GNDに接続されている。
【0048】
次に、図4のスイッチング電源装置の動作を説明する。
発振回路110Aは、第1の実施形態と同様に発振し、制御部140Aが、デッドタイム設定回路130も含めた動作を行い、NMOS101,102を第1の実施形態と同様にオンオフする。
電流検出回路150は、抵抗151の出力電圧をコンデンサ105に流れる電流に相当するものとして検出し、乗算器190に与える。乗算器190は電流検出回路150から与えられた電圧をn乗し、それに適当な定数をかけて積分回路160へ出力する。積分回路160は、第1の実施形態と同様に、コンデンサ162,163を充放電することで、積分値を求め、この積分値を積分値判断回路170へ与える。積分値判断回路170中の比較回路171は、第1の実施形態と同様に、与えられた積分値が所定値よりも高ければ“H”を出力する。ORゲート143が比較回路171から“H”を入力することで、ORゲート141の出力が“H”になり、RS−FF128がリセットされる。よって、インバータ129の出力が“H”になり、RS−FF142がリセットされ、NMOS101が強制的にオフされる。
【0049】
以上のような本実施形態では、次のような効果が得られる。
図6は、積分結果の周波数依存性を示す説明図である。図7は、正弦波をべき乗した図である。
第1の実施形態のように、検出電流に対応する電圧をそのまま積分する場合では、積分結果が周波数の影響を受けやすい。例えば、図6のように、1乗のときには、50000Hzのときに0.5のデータが、200000Hzには2に変化する。これに対して、検出電流に対応する電圧をべき乗してから積分する場合には、周波数特性が平坦化でき、例えば二乗してから積分すると、同じ周波数で変化する割合が、一乗の場合の約半分ですむ。したがって、過電流検出点の設定が容易になる。ちなみに、一乗で正弦波を表すデータをべき乗すると、図7のように、正弦波が尖鋭化する。よって、本実施形態のように、積分結果がある値を超えることを判断する場合には、その感度がよくなり、正確な判断をすることが期待できる。
【0050】
〔第3の実施形態〕
図8は、本発明の第3の実施形態を示す電流検出回路、乗算器、積分回路、及び積分値判断回路を示す図である。
前述の第2の実施形態の電流検出回路、乗算器、積分回路、及び積分値判断回路は、図8のような回路に変更することが可能である。
この回路は、第2の実施形態とは異なる電流検出回路150A及び乗算器190Aと、第2の実施形態と同様の積分回路160及び積分値判断回路170とで構成されている。
【0051】
電流検出回路150Aは、第2の実施形態と同様に電源111の正極とグランドとの間に直列に接続された抵抗152,151を備えるとともに、複数の量子化用抵抗210を備えている。抵抗210は、電源111とグランドとの間に直列に接続され、電源電圧Vrefを分圧している。
各抵抗210間の接続点には、f個の比較回路comp−11,comp−12,…,comp−1fと、f個の比較回路comp−21,comp−21,…,comp−2fとが配置されている。比較回路comp−11,comp−12,…,comp−1fのプラス入力端子(+)は、電源111の正極に近い側の接続点から順に各接続点に接続されている。比較回路comp−11,comp−12,…,comp−1fのマイナス入力端子(−)は、抵抗151と抵抗152との接続点に共通に接続されている。
【0052】
比較回路comp−21,comp−22,…,comp−2fのマイナス入力端子(−)は、グランドに近い側の接続点から順に各接続点に接続されている。比較回路comp−21,comp−22,…,comp−2fのプラス入力端子(+)が、抵抗151と抵抗152との接続点に共通に接続されている。
各比較回路comp−11,comp−12,…,comp−1fの出力端子は、乗算器190A中のPチャネル型MOSトランジスタ(以下、PMOSという)211,212,…,21fのゲートにそれぞれ接続されている。PMOS211,212,…,21fのソースは、電流源を介して電源111に接続され、PMOS211,212,…,21fのドレインは、出力ノードNTに共通に接続されている。PMOS211,212,…,21fのアドミタンスは、それぞれ異なる。
各比較回路comp−21,comp−22,…,comp−2fの出力端子は、乗算器190A中のNMOS221,222,…,22fのゲートにそれぞれ接続されている。NMOS221,222,…,22fのソースは、電流源を介してグランドに接続され、NMOS221,222,…,22fのドレインが出力ノードNTに接続されている。NMOS221,222,…,22fのアドミタンスは、それぞれ異なる。出力ノードNTが、積分回路160のコンデンサ162,163の接続点に接続されている。
【0053】
図9は、図8の電流検出回路、乗算器、積分回路、及び積分値判断回路の動作を示すタイムチャートである。
例えば、コンデンサ105に流れる電流が正弦波の場合、抵抗151に流れる電流も正弦波であり、抵抗151が出力する電圧も正弦波になる。抵抗152がその正弦波をバイアスする。
各比較回路comp−21〜comp−2f,comp−11〜comp−1fは、抵抗210から与えられた電圧と正弦波の電圧との比較を行う。比較回路comp−11〜comp−1fは、正弦波の電圧が正で、かつ、抵抗210から与えられた電圧よりも高いときに“H”をPMOS211〜21fへ出力する。各比較回路comp−21〜comp−2fは、正弦波の電圧が負でかつ抵抗210から与えられた電圧よりも低いときに、“H”をNMOS221〜22fへ出力する。
【0054】
図10は、NMOS221〜22f,211〜21fの出力電流を示す特性図である。
NMOS221〜22f,PMOS211〜21fは、比較回路comp−21〜comp−2f,comp−11〜comp−1fに対応して、図10のカーブTに沿った電流を流すように作製しておけば、ノードNTにべき乗した電流値Icを入出力できる。これにより、コンデンサ162,163には、正弦波を積分した波形の電圧V160が充電される。電圧V160の中心値は、電源111が発生する電圧Vrefの1/2になる。積分値判断回路170は、第2の実施形態と同様に動作する。
以上のように、この第3の実施形態では、第2の実施形態と同様の積分値判結果を出力できるので、第2の実施形態と同様の効果が期待できる。
【0055】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。その変形例としては、次のようなものがある。
本発明は、電流共振型のスイッチング電源装置であれば適用でき、コンデンサ105と共振するインダクタがトランス104の一次巻線でなくてもよい。単なるインダクタを用いてそのインダクタから直接電力を取り出すタイプの電源装置でも、ヒステリシスのない垂下特性を得やすくなる。
【0056】
【発明の効果】
以上詳細に説明したように、コンデンサに流れる電流値を検出する電流検出回路と、検出された電流値を積分する積分回路と、積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを設け、積分値が所定値以上になったときに、スイッチング素子をオフさせる構成にしたので、瞬時的に負荷が重くなっただけでは、スイッチング素子がオフしない。そのため、垂下特性にヒステリシスが生じることが防止できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すスイッチング電源装置の構成図である。
【図2】図1のスイッチング電源装置の動作を示すタイムチャートである。
【図3】図1のスイッチング電源装置の出力電流と出力電圧の関係を示す図である。
【図4】本発明の第2の実施形態を示すスイッチング電源装置の構成図である。
【図5】図4中の乗算器の構成図である。
【図6】積分結果の周波数特性を示す説明図である。
【図7】正弦波をべき乗した図である。
【図8】本発明の第3の実施形態を示す電流検出回路、乗算器、積分回路及び積分値判断回路の構成図である。
【図9】図8の電流検出回路、乗算器、積分回路及び積分値判断回路動作を示すタイムチャートである。
【図10】NMOS及びPMOSに流れる電流を示す説明図である。
【図11】従来のスイッチング電源装置を示す構成図である。
【図12】従来の課題を示す説明図である。
【符号の説明】
100 主電源
101,102 スイッチング素子としてのNMOS
103 チョーク
104 トランス
105 コンデンサ
110 発振回路
140 制御部
150 電流検出回路
160 積分回路
170 積分値判断回路
190 乗算器
Claims (3)
- インダクタと、
前記インダクタの一端と電源との間に接続されたスイッチング素子と、
前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、
前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、
前記コンデンサに流れる電流の電流値を検出する電流検出回路と、
前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、
前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、
前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、
前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、
前記乗算回路は、乗数を入力する乗数入力端子と被乗数を入力する被乗数入力端子と該乗数と被乗数との積を出力する出力端子とをそれぞれ備え、前段の出力端子が該被乗数入力端子にそれぞれ接続されて任意数が縦続接続された掛算器を有し、初段の前記掛算器の前記乗数入力端子及び前記被乗数入力端子が前記電流検出回路の出力端子に接続され、前記初段以外の前記掛算器の前記乗数入力端子が前記電流検出回路の出力端子に共通に接続され、最終段の前記掛け算器の出力端子が前記積分回路に接続されている、
ことを特徴とするスイッチング電源装置。 - インダクタと、
前記インダクタの一端と電源との間に接続されたスイッチング素子と、
前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、
前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、
前記コンデンサに流れる電流の電流値を検出する電流検出回路と、
前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、
前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、
前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、
前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、
前記乗算回路は、前記電流検出回路の検出結果を量子化する量子化手段と、前記量子化結果をべき乗した電圧を出力ノードに設定して前記積分回路に与える電圧設定手段とを備える、
ことを特徴とするスイッチング電源装置。 - 前記インダクタは、変圧器の一次巻線から構成され、該変圧器の二次巻線から負荷へ電力を供給する構成を有することを特徴とする請求項1又は2に記載のスイッチング電源装置。
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