JP2008211703A - 半導体回路 - Google Patents

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Abstract

【課題】
ブリッジ回路の高周波化・低損失化、ならびに、フリーホイルダイオードを削減することが可能な同期整流駆動方式を用いた半導体回路を提供する。
【解決手段】
パワースイッチング素子のドレイン・ソース間電圧を検出し、この状態を一時的に保持し、基準電圧と比較回路で比較し、この結果に基づきパワースイッチング素子をオンさせる第１制御信号を生成し、この第１制御信号と入力端子から伝わる第２制御信号とのＯＲ論理によりパワースイッチング素子のデッドタイムを最小限に短縮した同期整流駆動回路を実現する。前記第１制御信号は入力端子からの第２制御信号としてオン信号がくるまでの一定期間だけオン制御を保持させ、次に入力端子からの第２制御信号としてオフ信号が来る前に前記第１制御信号のオン制御信号は解除する。これにより入力端子からの第２制
御信号によりパワースイッチング素子は速やかにオフできるようにする。
【選択図】図１

Description

本発明は、パワースイッチング素子を順方向のみならず逆方向にも電流を流す同期整流方式に関し、低損失なスイッチング制御を行う半導体回路を提供する。
誘導性負荷を駆動する場合、誘導性負荷に蓄えられたエネルギーにより、パワースイッチング素子に逆方向の電流が流れる還流モードと、パワースイッチング素子に順方向の電流が流れる通常動作モードがある。同期整流方式ではパワースイッチング素子に逆方向の電圧が印加される還流動作モードのときにパワースイッチング素子をオン駆動させて逆動作させ、パワースイッチング素子における電圧降下を極量低減する駆動方法である。しかしながら、同期整流駆動させるためのオンさせるタイミングを誤ると、上下アームのパワースイッチング素子が同時にオンしてしまい、高圧電源端子からグランドに大電流が流れてパワースイッチング素子やシステムが破壊してしまう可能性もある。これを防止するためには、上アーム素子と下アーム素子が同時にオンすることがないように上下アーム素子が同時にオフするデッドタイムを十分確保する必要がある。しかしながら、このデッドタイムを長くしすぎると、損失が大きくなり、高周波化も図れないという欠点がある。
特許文献１にはデッドタイムを短縮化させるためにブリッジ回路の出力電圧をセンサで検出し、パワースイッチング素子に印加される電圧により同期整流駆動する方法が開示されている。
また、特許文献２にはパワースイッチング素子と並列に、オン抵抗が高めのパワースイッチング素子を設けて同期整流駆動する方法が開示されている。
特開２００５−３３３３１４号公報 特表２００６−５０２６９０号公報
上記従来技術において、特許文献１や特許文献１に記載のものは、同期整流駆動させるパワースイッチング素子のドレイン・ソース間電圧を検出し、この値に応じパワースイッチング素子を同期整流駆動する手段を設けているものの、同期整流駆動動作により出力電圧が変化したことにより、ドレイン・ソース間電圧の検出値が変化してしまったことにより発生する問題の対策に関しては十分考慮されてなかった。
上記課題を解決するために、本発明の半導体回路は、第１主端子と第2主端子と制御端子を有し、第１主端子から第２主端子に主電流が流れる順方向動作と前記第１主端子から第２主端子に主電流が流れることを阻止する遮断動作と第２主端子から第１主端子に主電流が流れる逆方向動作を有するパワースイッチング素子と、第１主端子と第２主端子の電圧を検出し第１主端子と第２主端子の電圧が同期整流駆動条件を満足する基準電圧を越えたらパワースイッチング素子を一定期間だけオン制御信号を保持させてその後は制御信号を解除する第１制御信号による駆動手段を備えたことを特徴とするものである。または、上記同期整流駆動条件は前記パワースイッチング素子の第１主端子と第２主端子の電圧のみならず前記パワースイッチング素子の第１主端子と第２主端子の電圧変化率も加味して検出するものである。
また、本発明の半導体回路では、パワースイッチング素子を制御するために、マイコン等を用いた外部制御回路からの信号を基にした第２制御信号による駆動手段とパワースイッチング素子の出力端子の電圧状況、すなわち、パワースイッチング素子のドレイン・ソース間電圧を基にして生成される第１制御信号による制御手段を設け、第１制御信号と第２制御信号の少なくとも一つの制御信号がオン制御信号の場合にはパワースイッチング素子をオンさせることを特徴とするものである。
また、本発明の半導体回路では、パワースイッチング素子を制御する第２制御信号による駆動手段と第１制御信号による制御手段を設け、通常は第２制御信号により前記パワースイッチング素子が制御され、第１制御信号からオン制御駆動信号の割り込みが来たときだけ、パワースイッチング素子をオンさせることを特徴とするものである。
また、本発明の半導体回路では、第１制御信号において、第１主端子と第２主端子の電圧を検出し第１主端子と第２主端子の電圧が基準電圧を越えた時にパワースイッチング素子を一定期間だけオン制御信号を保持する期間は第２制御信号を変化できる最少刻み以上の長さであることを特徴とするものである。
また、本発明の半導体回路では、パワースイッチング素子を高圧端子と基準電圧端子との間に設けた上アーム用パワースイッチング素子と下アーム用パワースイッチング素子として使用し、上アーム用パワースイッチング素子と下アーム用パワースイッチング素子との間の端子には負荷を接続し、上アーム用パワースイッチング素子の第２制御信号と下アーム用パワースイッチング素子の第２制御信号は通常駆動モードでは同時にオン駆動させないようにデッドタイムを設けたことを特徴とするものである。
また、本発明の半導体回路では、上アーム用パワースイッチング素子と下アーム用パワースイッチング素子の各々の第１制御信号において、パワースイッチング素子を一定期間だけオン制御信号を保持させる期間は、デッドタイムから出力電圧の遷移期間を差し引いた時間より長いことを特徴とするものである。
更に、本発明では、同期整流駆動動作により出力電圧が変化した後にも正常な同期整流駆動を継続させるために、パワースイッチング素子のドレイン・ソース間電圧を検出し、逆電圧になった時には第１制御信号を生成し、この第１制御信号により前記パワースイッチング素子をオン駆動するが、パワースイッチング素子をオン駆動させたことにより、前記パワースイッチング素子のドレイン・ソース間電圧が同期整流駆動条件でなくなった後にも一定期間オン駆動を保持させ、このパワースイッチング素子を同期整流駆動させるための制御信号である第２制御信号が来るまで継続させるようにしたことを特徴とするものである。
また、本発明の半導体回路では、次に前記パワースイッチング素子をオフ駆動させるための第２制御信号がくるときには前記パワースイッチング素子を速やかにオフ駆動できるように、上述の第１制御信号をオン駆動を継続させる期間はオフ駆動させるための第２制御信号が来る前には終了させるようにしたことを特徴とするものである。
また、本発明の半導体回路では、前記パワースイッチング素子を制御する第２制御信号による駆動手段と前記第１制御信号による駆動手段を設け、前記第１制御信号と前記第２制御信号の少なくとも一つの制御信号がオン駆動の場合には前記パワースイッチング素子をオンされるようにしたことを特徴とするものである。
本発明の半導体回路では、同期整流駆動させることによる誤動作が生じないようにしてデッドタイムを極限まで短縮できる。このため、ブリッジ回路の高周波化・低損失化が可能となる。
また、本発明の半導体回路では、フリーホイルダイオードを削減することが可能であるため、低コスト化や小型化も実現出来る。
以下、本発明の実施例を図面を用いて説明する。
図１は本発明の第１の半導体回路の回路図であり、図２は従来の駆動図、図３は本発明の半導体回路の駆動図である。本実施例では駆動周期が長く、オンパルスを印加している間に負荷に蓄えられていた誘導性エネルギーは放出され、オンパルスの終わりには還流電流が流れない場合で説明する。上アーム用パワースイッチング素子９と下アーム用パワースイッチング素子１０にはｎチャネル型のＪＦＥＴ（接合型ＦＥＴ）を使用した回路で主に説明するが、パワーＭＯＳＦＥＴやバイポーラトランジスタのような他のパワースイッチング素子でも構わない。
図１の半導体回路は、グランド端子１，高圧電源端子２，高圧電源１１，制御回路用の電源１２，１３，制御回路用電源の正電圧端子５，７，制御回路用電源の負電圧端子４，６である。また、出力端子３と負荷８は接続されていて、通常はモータのような誘導性負荷やＤＣ／ＤＣコンバータのＬＣフィルタが接続されている。
図２にはパワースイッチング素子として、パワーＭＯＳＦＥＴを用いて、誘導性負荷を駆動した場合の従来の同期整流駆動方法の一例を示してある。上アーム素子と下アーム素子は同時にオンすることがないように数マイクロ秒程度のデッドタイムを設けてある。下アーム用パワーＭＯＳＦＥＴがオフすると誘導性負荷に蓄えられたエネルギーにより、上アーム用パワーＭＯＳＦＥＴがオフ状態でも出力端子の電圧が上昇し、上アームパワー
ＭＯＳＦＥＴに逆電圧が印加されて上アームパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードがオンする。このため、デッドタイムの期間には出力端子の電圧が高圧端子電圧より約１Ｖ程度高くなる。ここで、上アーム用パワーＭＯＳＦＥＴをオンすると出力端子の電圧と高圧端子電圧との電位差は上アーム用パワーＭＯＳＦＥＴのオン電圧値まで低下できる。次に、上アーム用パワーＭＯＳＦＥＴがオフすると誘導性負荷に蓄えられたエネルギーにより、下アーム用パワーＭＯＳＦＥＴがオフ状態でも出力端子の電圧が上昇し、下アームパワーＭＯＳＦＥＴに逆電圧が印加されて下アームパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードがオンする。このため、デッドタイムの期間には出力端子の電圧がグランド電圧より約１Ｖ程度低くなる。この時、下アーム用パワー
ＭＯＳＦＥＴをオンすると出力端子の電圧とグランド端子電圧との電位差は下アーム用パワーＭＯＳＦＥＴのオン電圧値まで低下できる。すなわち、低損失なパワースイッチング素子で同期整流駆動するとパワースイッチング素子に逆方向の電流が流れるときの損失を低減できるが周波数が高くなりデッドタイム期間の割合が高くなると同期整流駆動による低損失効果が小さくなるという問題がある。
さらに、パワーＭＯＳＦＥＴの代わりにＪＦＥＴを使用した場合には上記逆電圧の値はＪＦＥＴを逆方向動作させたときのしきい電圧の値レベルになるため、数Ｖから数十Ｖと高くなるためデッドタイムが長いと損失が極めて大きくなる。このため、ＪＦＥＴのドレイン端子とソース端子との間にはフリーホイルダイオードが必要になる。しかし、高耐圧で高周波分野で使うためには少数キャリアの蓄積効果が小さいＳｉＣやＧａＮ等のワイドバンドギャップ半導体で製作した高価なショットキダイオードを使用する必要があるという問題がある。
本実施例ではデッドタイムを極力短くするために、パワースイッチング素子が逆バイアスされたかどうかは基準電圧２０，２１と比較回路１８，１９を使用して検出する。すなわち、通常動作モードでは高圧ダイオード２２，２３が逆バイアスされているため、比較回路１８，１９のマイナス入力端子は基準電圧Ｖｒｅｆが接続された端子５の電圧と同じ電圧Ｖｐ、プラス入力端子にはＶｐ−Ｖｒｅｆの電圧が印加されている。しかし、還流動作モードまたは還流モードに近づくと、高圧ダイオード２２，２３が順バイアスされるため、比較回路１８，１９のマイナス入力端子には電圧Ｖｆ＋Ｖｄｓ、プラス入力端子にはＶｐ−Ｖｒｅｆの電圧が印加される。ここで、Ｖｆは基準電圧２０，２１の電圧、Ｖｐは制御回路用正電源１４，１５の電圧、Ｖｄｓはパワースイッチング素子９，１０のドレイン・ソース間電圧、Ｖｆは高圧ダイオード２２，２３の順方向電圧である。
従って、マイナス入力端子の電圧がＶｐでプラス入力端子がＶｐ−Ｖｒｅｆとなる通常動作モードのときには比較回路１８，１９の出力電圧（これを第１制御信号と定義する）は低電位だが、パワースイッチング素子９，１０のドレイン・ソース間電圧が負となる場合、すなわち、マイナス入力端子の電圧Ｖｆ＋Ｖｄｓがプラス入力端子の電圧Ｖｐ−Vrefより低くなると比較回路１８，１９の出力電圧（これを第１制御信号と定義する）は高電位となり、パワースイッチング素子９，１０をオンできる。
ここで、比較回路１８，１９を用い、パワースイッチング素子のドレイン・ソース間電圧状況（出力端子の電圧）によりパワースイッチング素子９，１０をオンする条件を第１制御信号の同期整流駆動条件と呼ぶことにする。一方、マイコン等を用いた外部制御回路からの信号を基にした第２制御信号は入力端子３０，３１に伝達され、前記第１制御信号と前記第２制御信号はＯＲ機能を有する回路２８，２９の入力として伝わる。このため、第１制御信号がオン制御信号の場合には第２制御信号がオン制御信号でもオフ制御信号でも駆動回路１６，１７によりパワースイッチング素子９，１０をオン駆動させる。このため、図３に示すように第２制御信号で決まるデッドタイムよりも短い最適なデッドタイムで同期整流駆動できるようにパワースイッチング素子９，１０をオンさせる。本実施例の駆動図の例を図３に示してあるが、パワースイッチング素子９，１０のゲート電圧は高速に駆動させることにより、パワースイッチング素子がオン状態からオフ状態へ遷移する過渡期間は出力電圧の遷移時間より十分短くしてあるため、上下アームが同時にオンすることは回避することが可能である。
さらに、本実施例では第１制御信号によりパワースイッチング素子をオンさせた状態は一定期間保持できるように、コンデンサ２６，２７と抵抗２４，２５で構成される状態保持回路を設けてある。また、この保持期間に高圧ダイオード２２，２３は高インピーダンスになるため、この保持状態を継続させやすくなる。この状態保持回路がないと、第２制御信号により同期整流駆動するためのオン制御信号が到達する前に、第１制御信号でパワースイッチング素子がオンし、パワースイッチング素子のドレイン・ソース間電圧が低下した場合には比較回路１８，１９が同期整流駆動をさせなくてもよい条件と誤判断し、パワースイッチング素子を再びオフさせてしまう可能性があるが、この状態保持回路を追加することにより、第２制御信号がオン制御信号となるまで第１制御信号によりオン制御信号を出し続けられる。このため、安定した同期整流駆動が可能となる。さらに、いつまでも第２制御信号がオン信号を出し続けるとパワースイッチング素子をオフできなくなるため、一定期間が過ぎるとオン信号を解除してオフ信号をだせるように状態保持回路には抵抗２４，２５を設けてある。これにより、デッドタイム期間が終了し、第２制御信号によりパワースイッチング素子がオンさせるようになった後には第１制御信号によるオン動作は終了する。このため、第２制御信号がオフ制御信号となったときには速やかにパワースイッチング素子をオフ駆動できるという特徴がある。
なお、上述した第１制御信号による同期整流駆動条件は比較回路１８，１９による電圧だけの比較で決めるのではなく、パワースイッチング素子９，１０のドレイン・ソース間電圧の変化率も加味して決定されるようにしても構わない。このように、ドレイン・ソース間電圧の変化率も加味して同期整流駆動条件を決定すると、パワースイッチング素子９，１０が逆バイアスされるタイミングに合わせて、最小限の遅延で同期整流駆動ができるため損失が低減できる。本実施例ではコンデンサ２４，２５の値の選び方によりドレイン・ソース間電圧の変化率も加味されて同期整流駆動条件を決めることができる。すなわち、コンデンサ２４，２５を小さくすることによりパワースイッチング素子９，１０のドレイン・ソース間電圧の電圧変化率が大きい場合にはドレイン・ソース間電圧の逆バイアス量が小さくても同期整流駆動条件となり、さらにはドレイン・ソース間電圧が逆バイアスになる直前で同期整流駆動条件になるように設定することもできる。このように、ドレイン・ソース間電圧が逆バイアスになる直前で同期整流駆動条件にした場合には、同期整流駆動条件を検知した後に前記第１制御信号により実際にパワースイッチング素子９，１０をオン駆動するまでには若干の遅延があるため更に最適な同期整流駆動も可能となる。また、逆アーム側のパワースイッチング素子９，１０を高速にオフさせることにより上下アームが同時にオンすることも回避できる。
本実施例で高圧ダイオード２２，２３は電流容量の小さなＰＮ接合ダイオードを使用しても構わないが電流容量の小さなショットキダイオードやワイドバンドギャップ半導体のＰＮ接合ダイオードを使用すると少数キャリアの蓄積効果を無視できるため更に低損損失化が図れる。また、高圧ダイオード２２，２３はフリーホイルダイオードとして大電流を流すわけではないので、シリコンのＰＮ接合ダイオードを使用した場合にもパワースイッチング素子９，１０に比べ電流容量が小さいもので十分である。従って、ダイオードのリカバリー損失も小さくて済む。また、少数キャリアの蓄積がほとんどないワイドバンドギャップ半導体のダイオードを使用する場合でも比較的低価格な小さいチップのもので構わない。また、本実施例で新たに必要となる回路要素は若干の外付け部品が必要となることもあるがもともと必要なゲート駆動回路と同一チップ上に集積回路技術により実現できるため大きなコスト高にはならない。
上記一時的状態保持回路はサンプルホールド回路を使用しても実現可能である。また、保持時間を正確にするためにタイマー回路を使用しても構わない。この一時的に状態を保持させる時間は第２制御信号やゲート駆動回路の遅延精度やばらつきにもよるが、パワースイッチング素子９，１０のスイッチング周波数が、例えば１００ｋＨｚ程度の場合には１００ｎｓから５００ｎｓ程度の値に設定するとよい。ツェナーダイオード８０，８１は比較回路の入力に過大な正や負の電圧が印加されないように設けてあるが、その可能性がない場合には不要である。
また、ダイオード８０，８１を１個ではなく２個以上直列に接続しても構わない。この場合には上記Ｖｆ値は直列したダイオードのＶｆの合計になる。
なお、一時的状態保持回路を構成するコンデンサ２６，２７は比較回路１８，１９に入力する雑音を緩和させる働きもある。
図４と図５は、本発明の第２の半導体回路の駆動図である。図４は出力電圧が上昇するときで図５は出力電圧が降下するときの駆動条件を拡大して示してある。本実施例の回路は図１に示した実施例１の回路と同じである。ただし、本実施例では、スイッチング期間終了の前から同期整流動作をさせていることが特徴である。このため、スイッチング終了後において、出力端子３の電圧が高圧電源電圧より大幅に高く上昇したり、グランド電圧より大幅に低下する期間を無くすことが可能である。このような駆動は基準電圧２０，
２１の比較電圧値の選び方により実現できる。あるいは、実施例１で述べたように第１制御信号による同期整流駆動条件を比較回路１８，１９による電圧だけの比較で決めるのではなく、パワースイッチング素子９，１０のドレイン・ソース間電圧の変化率も加味して決定することにより実現できる。
なお、本実施例の場合では出力端子の電圧が遷移するスイッチング期間中で同期整流駆動が始まるが、オフさせるほうのパワースイッチング素子の制御端子（ゲート端子またはベース端子）を高速かつ確実に低電位に制御して、出力端子電圧が遷移する前または初期の段階でオン状態からオフ状態に遷移させているため、上アーム用のパワースイッチング素子と下アーム用のパワースイッチング素子が同時にオン状態となることは回避できる。このような制御条件図１に示した回路のVref，Ｖｐ，Ｖｆの値や、ダイオード８０，８１を１個ではなく２個以上直列にすることも含めて最適化することにより実現できる。
図６は、本発明の第３の半導体回路の回路図である。本実施例では一時的状態保持回路を比較回路１８，１９の出力の後に配置しても構わないことを示した実施例である。すなわち、ダイオード１００，１０１，抵抗９６，９７，コンデンサ９８，９９が一時的状態保持回路になっている。なお、本実施例では実施例１と同様に比較回路１８，１９のマイナス入力端子の前の一時的状態保持回路も残して一時的状態保持回路の精度を高めてあるが、どちらか一つでも構わない。
尚、本実施例の場合も実施例１と同様の効果が得られる。
図７は、本発明の第４の半導体回路の回路図である。本実施例では図１で示したＯＲ機能回路２８，２９の代わりに割り込み回路３２，３３を使用した場合の実施例である。本実施例では、回路３８，３９はパワースイッチング素子のゲート駆動回路で等価的に反転型駆動回路になっている。また、回路３６，３７，３４，３５は第２制御信号を反転するための反転型駆動回路である。ここで、割り込み回路３２，３３は同期整流のための第１信号が第２信号より優先させる機能を有する回路として設けている。
なお、本実施例では割り込み回路３２，３３がゲート駆動回路３８，３９の前に配置した図となっているが、ゲート駆動回路３８，３９の中やゲート駆動回路３８，３９の出力後に割り込み信号が入るようにしても構わない。
尚、本実施例の場合も、一定期間状態を保持する機能は実施例１と同じである。このため、前述した実施例と同様の効果が得られる。
図８は、本発明の第５の半導体回路の回路図である。本実施例では図７のブロック回路図を具体的な回路にした場合の例を示してある。すなわち、トランジスタ５８〜６１，
４０〜４３，ＭＯＳＦＥＴ４４〜４７，抵抗４８，４９，５２，５３は図７の反転型駆動回路３８，３９として働く。本実施例ではＪＦＥＴ９，１０を高速駆動するためにコンデンサ５０，５１とツェナーダイオード５６，５７を用いたレベルシフトを用いてゲート駆動電圧振幅を大きくしている。抵抗４８，４９，５２，５３はＭＯＳＦＥＴ４４〜４７に信号が入射しない場合にオフするために、また抵抗５４，５５はゲート駆動回路を止めた時にコンデンサ５０，５１に蓄積された電荷を放電するために設けてある。ホトカプラ
７８，７９は図７の反転回路３４，３５に対応する。また、トランジスタ７６，７７は図７の比較回路１８，１９として働き、基準電圧２０，２１はトランジスタ７６，７７のベース・エミッタ間の順方向電圧に対応する。反転回路３６，３７はトランジスタ６８，
６９に対応している。本実施例では第２制御信号であるホトカップラ７８，７９の出力と関係なく、ＪＦＥＴ９，１０のドレイン・ソース間に逆電圧が印加されるとトランジスタ６８，６９がオンして、これが第１制御信号となりＪＦＥＴ９，１０をオンさせるように働く。割込み回路３２，３３は抵抗６２〜６５ならびにその結線により形成されている。あるいは、見方を変えるとトランジスタ５８〜６１の入力はワイヤードＯＲ機能回路（図１の２８，２９に対応）になっているため、第１制御信号か第２制御信号のどちらかがオン駆動状態になるとパワースイッチング素子９，１０はオンするようになっている。
正電圧用電源１４，１５はパワースイッチング素子９，１０がノーマリオフ型のＳｉＣＪＦＥＴの場合には２.５Ｖ から５Ｖ程度となるがノーマリオン型のＳｉＣＪＦＥＴの場合０Ｖでも構わない。または、同期整流駆動するときの出力端子電圧の条件を自由に決定しやすいように一時的状態保持回路や比較回路の部分だけは正電圧用電源の端子５と接続させて、その他の回路部分は基準電圧端子１，出力端子３と接続させるというように電源電圧を分けても構わない。
なお、抵抗１２０，１２１はＪＦＥＴ９，１０に逆電圧が印加された時に、トランジスタ７６，７７のベース・エミッタ間電圧ならびに高圧ダイオード２２，２３が過大に順バイアスされて損失が過大になることがないように設けてある。
このような回路構成により、図６に示した機能を実現することが可能であり、前述した実施例１や実施例２と同様の効果が得られる。
図９は、本発明の第６の半導体回路の回路図である。本実施例では図８の回路の制御回路用の負電圧用電源１２，１３を各々電源１２ａ，１２ｂ，１３ａ，１３ｂと分割し、負電圧端子４ａ，４ｂ，６ａ，６ｂを設けたことが特徴であり、その他の構成は図８と同じである。本実施例では制御回路の電源を増やすことにより、同期整流動作をかける逆電圧の値の最適化がしやすくなるという効果がある。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１０は、本発明の第７の実施例の半導体回路の回路図である。本実施例ではパワースイッチング素子９，１０がノーマリオン型素子である場合の実施例である。このため、図９に示した電源１４，１５がない。このため回路は簡潔になるという特徴がある。ただし、パワースイッチング素子９，１０がノーマリオン型素子の場合にも同期整流をかけるための条件を最適化するためには図９までに示したように正電源１４，１５があるほうが設計が容易になる。
このような回路構成によっても、実施例１と同様に実効的なデッドタイム時間を短くすることが可能である。
図１１は、本発明の第８の実施例の半導体回路の回路図である。図１に示した実施例との相違はＯＲ機能回路２８，２９の代わりにスイッチ回路８４，８５と高抵抗８６，９７を並列接続させた機能回路を第２信号端子である入力端子３０，３１側につけたことが特徴である。本実施例では、第２信号端子である入力端子３０，３１が低電位すなわちオフ信号を保持する期間だけはスイッチ回路８４，８５をオフさせて、非反転駆動回路３８，３９の入力端子を高抵抗８６，８７を介して低電位に引っ張って低電位を保持している。パワースイッチング素子のドレイン・ソース間に逆電圧が印加される、あるいは逆電圧が印加されそうになると比較回路１８，１９の出力が高電位になりパワースイッチング素子がオンする同期整流動作になるが、上記高抵抗８６，８７は高い抵抗のため、比較回路
１８，１９の出力端子から入力端子３０，３１側に過大電流が流れることはない。入力端子３０，３１から入力される第２信号は比較回路１８，１９の出力が高電位の状態の時にスイッチ回路８４，９５がオンして入力され、比較回路１８，１９の出力が低電位の状態になった後にもパワースイッチング素子のゲートに高電位を印加する信号を供給する。ここで、比較回路１８，１９の出力端子に高電位が印加されることにより、比較回路１８，１９の出力側に過電流が流れることはない回路にしておく。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１２は、本発明の第９の実施例の半導体回路の回路図である。本実施例は図１１に示した第９の実施例の半導体回路の具体的な回路の例である。本実施例ではトランジスタ
７６，７７が比較回路１８，１９に対応している。入力端子３０，３１が低電位の時にはホトカップラ７８，７９の出力は高電位であるため、ＭＯＳＦＥＴ４４，４６で構成される反転回路やＭＯＳＦＥＴ４５，４６で構成される反転回路の出力は低電位である。しかし、コンデンサ１０２，１０３があるために入力端子３０，３１が高電位から低電位に低下するときにはＭＯＳＦＥＴ４４，４６で構成される反転回路やＭＯＳＦＥＴ４５，４６で構成される反転回路の出力は低電位になるが抵抗５２，５３に電流が流れるために時間とともにコンデンサ１０２，１０３が充電されて、ＭＯＳＦＥＴ４４〜４７は全てオフないし高インピーダンス状態になる。またこのとき、パワースイッチング素子９，１０はオフ状態を保持される。このため、同期整流動作によりトランジスタ７６，７７がオンしてもＭＯＳＦＥＴ４６，４７に過大な電流が流れることがない。
また、ツェナーダイオード１２６，１２７を設けることにより、パワースイッチング素子９，１０はしきい電圧ぎりぎりのところでオフないしオフに近い状態に設定される。従って、同期整流動作に対し、パワースイッチング素子９，１０をすばやくターンオンできる。または、仮にパワースイッチング素子９，１０をオンさせるタイミングが遅れても、そのときの還流動作モードにおけるパワースイッチング素子９，１０の逆方向電圧降下の値を小さくできる。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１３は、本発明の第１０の実施例の半導体回路の回路図である。本実施例も図１１に示した第９の実施例の半導体回路の具体的な回路の例である。本実施例では入力端子３０，３１が低電位状態で保持されるとコンデンサ１０６，１０７が充電されてＭＯＳＦＥＴ４４〜４７は全てオフないし高インピーダンス状態になる。このため、同期整流動作によりトランジスタ７６，７７がオンしてもＭＯＳＦＥＴ４６，４７に過大な電流が流れることがない。ここで、ダイオード１０８，１０９はコンデンサ１０６，１０７に充電された電荷を放電させるために設けてある。
このような回路構成によっても、図１２に示した実施例９と同様の効果が得られる。
図１４は、本発明の第１１の実施例の半導体回路の回路図である。本実施例も図１１に示した第９の実施例の半導体回路の具体的な回路の例である。本実施例では図１２の回路と類似しているが、比較回路として働くトランジスタ７５，７６がトランジスタ４０，
４２で構成される非反転駆動回路やトランジスタ４０，４２で構成される非反転駆動回路の入力側でなくパワースイッチング素子のゲートに直接接続してあることが特徴である。
このような回路構成によっても、損失は大きくなるが図１２に示した実施例９と同様の効果が得られる。
図１５は、本発明の第１２の実施例の半導体回路の回路図である。本実施例は実施例１に示した高圧ダイオード２２，２３やツェナーダイオード８０，８１がない場合の実施例である。本実施例は駆動回路が高耐圧でない場合や比較回路をすべて高耐圧素子で実現できる場合の実施例である。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１６は、本発明の第１３の実施例の半導体回路の回路図である。本実施例はパルストランス１０２，１０３を用いた駆動回路の場合の実施例である。本実施例では第２信号がパルストランス１０２，１０３を介して印加される場合の実施例であり、その他の構成と効果は図１１に示した回路と同様である。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１７は、本発明の第１４の実施例の半導体回路の回路図である。本実施例は実施例
１３の具体的な回路構成の例である。本実施例では入力端子３０，３１からパワースイッチング素子をオンさせるための高圧の信号が印加されたときにはボディ・ソース間を接続してあるＭＯＳＦＥＴ１０６，１０７のドレイン・ソース間に内蔵されているビルトインダイオードが順バイアスされてパワースイッチング素子９，１０をオンする。入力端子
３０，３１が高電位から低電位になるとＭＯＳＦＥＴ１０６，１０７のソース端子が急速に下がるためＭＯＳＦＥＴ１０６，１０７のゲート・ソース間に電圧が一時的に印加されオンする。このため、パワースイッチング素子９，１０はオフする。しかし、高抵抗110，１１１があるため、ＭＯＳＦＥＴ１０６，１０７はやがてオフする。しかし、高抵抗
１０８，１０９があるためにパワースイッチング素子のゲート端子は高ゲート抵抗で遮断状態になる。このため、パワースイッチング素子９，１０のドレイン・ソース間電圧に逆電圧ないし逆電圧に近い電圧が印加され、ＭＯＳＦＥＴ７６，７７がオンしたときには
ＭＯＳＦＥＴ１０６，１０７側に過大な電流が流れることなく高速にパワースイッチング素子９，１０をオンさせて同期整流駆動が行える。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１８は、本発明の第１５の実施例の半導体回路の回路図である。本実施例は図１７の電源１４，１２，１３の代わりにコンデンサ１１８，１１６，１１７を使用し、コンデンサ１１８の充電はダイオード１２２を利用したブートストラップ動作により行い、さらにコンデンサ１１６，１１７の充電はパルス回路１０２，１０３のパルス的動作により行っていることが特徴である。このため、電源の数を減らせるという効果がある。なお、ダイオード１２３は電源１５とコンデンサ１１８に充電される電圧がほぼ等しくなるようにするために設けてあるがなくてもよい。本実施例で述べたブートストラップによる上アームの正電圧生成方法は本特許で述べた他の実施例でも使用できることは言うまでもない。
このような回路構成によっても、前述した実施例１や実施例２と同様の効果が得られる。
図１９は、本発明の第１６の実施例の半導体回路の回路図である。本実施例はパワースイッチング素子９，１０がノーマリオフ型ＳｉＣ ＪＦＥＴの実施例である。ノーマリオフ型ＭＥＳＦＥＴや電流利得の大きいバイポーラトランジスタの場合の実施例である。また、電源は正電圧用の電圧端子５，７を使用し、電源１４，１５の電圧は例えば１５Ｖにする。本実施例ではコンデンサ１５２，１５３にパワースイッチング素子９，１０の入力容量より十分大きい値のものを使用し、ノーマリオフ型ＪＦＥＴ９，１０をオンする時にはノーマリオフ型ＪＦＥＴのゲート・ソース間に存在するダイオードを介してコンデンサ１５２，１５３を充電する。この時、ＳｉＣ ＪＦＥＴのｐｎ接合ダイオードの順方向電圧は約２.５Ｖ のため、コンデンサ１５２，１５３は最大１０Ｖから１３Ｖ程度に充電されるが、ゲート電流が流れ、最終的にはコンデンサ１５２，１５３と並列に設けた抵抗
１５０，１５１の抵抗値で制限されるゲート電流が流れてオン状態が保持される。この抵抗１５０，１５１の値はゲート・ソース間の最大バイアス値やリーク電流レベルにより依存するができるだけ大きな値が望ましい。ノーマリオフ型ＪＦＥＴ９，１０をオフするためには、トランジスタ４０〜４３のエミッタフォロア回路の入力を０ボルトに下げる。すると、コンデンサ１５２，１５３の両端電圧はほぼ保持されるため、ノーマリオフ型
ＪＦＥＴ９，１０のゲート端子は−７Ｖ〜−１２Ｖ程度に下がりオフされる。このように本実施例の回路では正の電源電圧だけでゲート端子電圧を負電圧にし、スイッチング時のセルフターンオン誤動作などを防止している。
なお、本回路では高圧電源１１を高圧電源端子２と基準電源端子１の間に印加する直前にノーマリオフ型パワースイッチング素子９，１０をオンさせた後にオフ駆動させることが望ましい。この動作により、ノーマリオフ型パワースイッチング素子９，１０のゲート電圧は負電圧となるために高圧電源１１を上昇させているときにパワースイッチング素子９，１０のドレイン・ゲート間の容量カップリングにより誤オンすることを防止できる。
ツェナーダイオード１５４，１５５はノーマリオフ型パワースイッチング素子９，１０のゲート・ソース間に過電圧が印加されないように設けてある。特にノーマリオフ型パワースイッチング素子９，１０を高速にオンした直後には、ノーマリオフ型ＪＦＥＴのゲート・ソース間に高電圧が印加されやすいため、この電圧ストレスを抑制するために設けてあるが、この電圧ストレスによる素子の劣化がない場合には不要である。ダイオード156，１５７はツェナーダイオード１５４，１５５を設けた場合にも負ゲート電圧が印加できるような十分な耐圧を有するダイオードであるが、ノーマリオフ型パワースイッチング素子９，１０のゲート・ソース間耐圧が低い場合には、負ゲート電圧の大きさを制限するためにツェナーダイオードを使用して保護ダイオードとして使用しても構わない。
本回路はＭＥＳＦＥＴや電流利得の大きいバイポーラトランジスタのようにＪＦＥＴ以外のノーマリオフ型パワースイッチング素子を使用した場合にも適用できる。
このような、ノーマリオフ型パワースイッチング素子９，１０の場合にも図１や図８に示した実施と同様にトランジスタ７６，７７，コンデンサ２６，２７，抵抗２４，２５，高圧ダイオード２２，２３などからなる比較回路と一時的状態保持回路により、パワースイッチング素子９，１０のドレイン電圧と基準電圧を比較して同期整流駆動させるタイミングを判断し、第１制御信号として出力し一定期間その出力状態を保持する。そして、この第１制御信号とパワースイッチング素子９，１０の基本駆動を制御する第２制御信号のどちらかがオン信号ならばパワースイッチング素子９，１０をオンさせるようにした。
従って、このような回路構成の場合でも、実施例１や実施例２と同様の効果が得られる。
図２０は、本発明の第１７の実施例の半導体回路の回路図である。本実施例は図１９に示した第１６の実施例の回路でパワースイッチング素子９，１０をオフさせたときの消費電力を低減した場合の実施例である。図１９の回路ではパワースイッチング素子９，１０をオフしたときにコンデンサ１５２，１５３に充電された電流は抵抗１５０，１５１を通って放電される、また、トランジスタ４０，４１から抵抗１５０，１５１に電流が流れる。このため、抵抗１５０，１５１が小さくなるとこれらの電流が増加して損失が増加するという問題がある。これに対し、本実施例ではコンデンサ１５２，１５３と並列に設けた抵抗１５０，１５１からなる電流経路にスイッチング素子１６０，１６１を設けた。本実施例ではスイッチング素子１６０，１６１はｐチャネルＭＯＳＦＥＴでゲート端子をスイッチング素子１６０，１６１のソース端子側に接続し、ｐチャネルＭＯＳＦＥＴのソース端子を前段の出力端子側に接続した。本実施例ではツェナーダイオード１６４，１６５と高抵抗１６６，１６７をｐチャネルＭＯＳＦＥＴのゲート端子とソース端子に結線させてありｐチャネルＭＯＳＦＥＴのゲート・ソース間耐圧が電源１４，１５の電圧より低くても使用できるようにしてあるがｐチャネルＭＯＳＦＥＴのゲート・ソース間耐圧が十分ある場合にはツェナーダイオード１６４，１６５と高抵抗１６６，１６７はなくても構わない。ダイオード１６２，１６３は抵抗１５０，１５１に逆方向の電流が流れることを抑制するために設けてあるが、この心配がない場合には不要である。
このような回路構成の場合でも、実施例１や実施例２と同様の効果が得られる。
図２１は、本発明の第１８の実施例の半導体回路の回路図である。本実施例は図１などに示した本発明の実施例をブロック図的に示した実施例である。電位差検出回路１７０，１７１はパワースイッチング素子９，１０のドレイン端子とソース端子との電位差を検査する回路であり、この電圧が同期整流駆動する条件かどうかを、電源１４でバイアスされた基準電圧２０，２１を用い、比較回路１８，１９を用いて判断する。この結果は一時的状態保持回路１６８，１６９を通して、第１制御信号となる。一方、パワースイッチング素子９，１０を制御する通常制御信号は第２制御信号として端子３０，３１から入力される。第１制御信号と第２制御信号はＯＲ機能回路２８，２９により、第１制御信号か第２制御信号のいずれかがオン制御信号となる場合には駆動回路１６，１７によりパワースイッチング素子９，１０をオンさせる。上記一時的状態保持回路を用いることにより、同期整流させるためのオン制御信号が第２制御信号から届くまで、第１制御信号によりパワースイッチング素子９，１０を同期整流駆動させることができる。
パワースイッチング素子９，１０のドレイン・ソース間電圧を検査する電位差検出回路１７０，１７１の中にはヒステリシス回路や雑音防止のためのフィルタを設けることによりさらに動作が安定する。
電位差検出回路１７０，１７１は図１の実施例のように高圧ダイオード２２，２３の順方向電圧との合計でスイッチング素子のドレイン・ソース間電圧を検出しても構わない。
本実施例の回路構成は本発明の一例であり、機能的に同じとなるならば各々の要素回路の配列順などの構成を変えても構わない。
このような回路構成の場合でも、実施例１や実施例２と同様の効果が得られる。
発明ではパワースイッチング素子のドレイン・ソース間（コレクタ・エミッタ間）にフリーホイルダイオードを使用しない場合で説明したが、ＳｉＣやＧａＮなどのバンドギャップ半導体パワースイッチング素子のダイオードまたはショットキダイオードを接続させた場合には同期整流駆動のタイミングが若干ずれていても低損失駆動ができるという効果がある。
本発明の第１の実施例の半導体回路図。 従来の駆動図。 本発明の第１の実施例の駆動図。 本発明の第２の実施例の半導体回路の駆動図（出力電圧立上り時）。 本発明の第２の実施例の半導体回路の駆動図（出力電圧立下り時）。 本発明の第３の実施例の半導体回路図。 本発明の第４の実施例の半導体回路図。 本発明の第５の実施例の半導体回路図。 本発明の第６の実施例の半導体回路図。 本発明の第７の実施例の半導体回路図。 本発明の第８の実施例の半導体回路図。 本発明の第９の実施例の半導体回路図。 本発明の第１０の実施例の半導体回路図。 本発明の第１１の実施例の半導体回路図。 本発明の第１２の実施例の半導体回路図。 本発明の第１３の実施例の半導体回路図。 本発明の第１４の実施例の半導体回路図。 本発明の第１５の実施例の半導体回路図。 本発明の第１６の実施例の半導体回路図。 本発明の第１７の実施例の半導体回路図。 本発明の第１８の実施例の半導体回路図。
符号の説明
１ 基準電圧端子（グランド端子）
２ 高圧電源端子
３ 出力端子
８ 負荷
９，１０ パワースイッチング素子
２０，２１ 基準電圧
２２，２３ 高圧ダイオード
２４，２５ 抵抗
２６，２７ コンデンサ
２８，２９ ＯＲ機能回路
３０，３１ 入力端子（第２信号用）
３８，３９ 反転型駆動回路
１６８，１６９ 一時的状態保持回路
１７０，１７１ 電位差検出回路

Claims (16)

  1. 第１主端子と第２主端子と制御端子を有し、前記第１主端子から前記第２主端子に主電流が流れる順方向動作と前記第１主端子から前記第２主端子に主電流が流れることを阻止する遮断動作と前記第２主端子から前記第１主端子に主電流が流れる逆方向動作を有するパワースイッチング素子と、前記第１主端子と前記第２主端子の電圧を検出し前記第１主端子と前記第２主端子の電圧が基準電圧を越えたら前記パワースイッチング素子を一定期間だけオン制御信号を保持させてその後は制御信号を解除する第１制御信号による駆動手段を備えたことを特徴とする半導体回路。
  2. 請求項１の半導体回路において、
    前記パワースイッチング素子を制御する第２制御信号による駆動手段と前記第１制御信号による制御手段を設け、前記第１制御信号と前記第２制御信号の少なくとも一つの制御信号がオン制御信号の場合には前記パワースイッチング素子をオンさせることを特徴とする半導体回路。
  3. 請求項１の半導体回路において、
    前記パワースイッチング素子を制御する第２制御信号による制御手段と前記第１制御信号による制御手段を設け、通常は前記第２制御信号により前記パワースイッチング素子が制御され、前記第１制御信号からオン制御駆動信号の割り込みが来たときだけ、前記パワースイッチング素子をオンさせることを特徴とする半導体回路。
  4. 請求項２又は請求項３の半導体回路において、
    前記第１制御信号において、前記第１主端子と前記第２主端子の電圧を検出し前記第１主端子と前記第２主端子の電圧が基準電圧を越えた時に前記パワースイッチング素子を一定期間だけオン制御信号を保持する期間は前記第２制御信号を変化できる最少刻み以上の長さであることを特徴とする半導体回路。
  5. 請求項２から請求項４のいずれかの半導体回路において、
    前記パワースイッチング素子を高圧端子と基準電圧端子との間に設けた上アーム用パワースイッチング素子と下アーム用パワースイッチング素子として使用し、前記上アーム用パワースイッチング素子と前記下アーム用パワースイッチング素子との間の端子には負荷を接続し、前記上アーム用パワースイッチング素子の第２制御信号と前記下アーム用パワースイッチング素子の第２制御信号は通常駆動モードでは同時にオン駆動させないようにデッドタイムを設けたことを特徴とする半導体回路。
  6. 請求項５の半導体回路において、
    前記上アーム用パワースイッチング素子と前記下アーム用パワースイッチング素子の各々の第１制御信号において、パワースイッチング素子を一定期間だけオン制御信号を保持させる期間は、前記デッドタイムから前記出力電圧の遷移期間を差し引いた時間より長いことを特徴とする半導体回路。
  7. 請求項１から請求項６のいずれかの半導体回路において、
    前記第１主端子と前記第２主端子の電圧を検出し、その後、前記第１制御信号を派生するまでの過程の少なくとも一工程で、一方向性素子を介して信号が伝達されることを特徴とする半導体回路。
  8. 請求項７の半導体回路において、
    前記一方向性素子はワイドバンドギャップ半導体であることを特徴とする半導体回路。
  9. 請求項７の半導体回路において、
    前記一方向性素子はショットキダイオードであることを特徴とする半導体回路。
  10. スイッチング素子を備えて、スイッチング制御を行う半導体回路において、
    前記スイッチング素子のドレイン・ソース間電圧を検出し、
    該ドレイン・ソース間電圧が逆電圧になる前後の所定電圧を第１制御信号による同期整流駆動電圧と定め、該第１制御信号による同期整流駆動条件を満足した時には第１制御信号がオフ制御信号からオン制御信号に変わり、その後の一定期間は前記スイッチング素子のドレイン・ソース間電圧が前記第１制御信号による同期整流駆動条件を満たすかどうかにかかわらず、前記第１制御信号はオン制御信号を継続させて、前記パワースイッチング素子をオン駆動させる手段を備えたことを特徴とする半導体回路。
  11. スイッチング素子を備えて、スイッチング制御を行う半導体回路において、
    前記スイッチング素子のドレイン・ソース間電圧とドレイン・ソース間電圧の変化率を検出し、
    該ドレイン・ソース間電圧が逆電圧になる前後の所定条件を第１制御信号による同期整流駆動条件と定め、該第１制御信号による同期整流駆動条件を満足した時には第１制御信号がオフ制御信号からオン制御信号に変わり、その後の一定期間は前記スイッチング素子のドレイン・ソース間電圧が前記第１制御信号による同期整流駆動条件を満たすかどうかにかかわらず、前記第１制御信号はオン制御信号を継続させて、前記パワースイッチング素子をオン駆動させる手段を備えたことを特徴とする半導体回路。
  12. 請求項１０又は請求項１１の半導体回路において、
    前記第１制御信号がオン制御信号であることを継続する期間は、前記第２制御信号がオフ制御信号からオン制御信号に変わることにより前記パワースイッチング素子が継続してオン駆動させることが可能な期間以上としたことを特徴とする半導体回路。
  13. 請求項１２の半導体回路において、同期整流駆動条件に基づきオン駆動を開始し継続していた前記パワースイッチング素子をオフ駆動させるための第２制御信号が来たときには前記パワースイッチング素子を速やかにオフ駆動できるように、前記第１制御信号がオン制御信号を継続させる期間は前記第２制御信号がオン制御信号からオフ制御信号に変わる前に終了させることを特徴とする半導体回路。
  14. 請求項１２又は請求項１３の半導体回路において、
    前記第１制御信号と前記第２制御信号の少なくとも一つの制御信号がオン制御信号の場合には前記スイッチング素子をオンさせることを特徴とする半導体回路。
  15. 請求項１０または請求項１１の半導体回路において、
    前記スイッチング素子は接合型ＦＥＴであることを特徴とする半導体回路。
  16. 請求項１０または請求項１１の半導体回路において、
    前記スイッチング素子はＭＯＳＦＥＴであることを特徴とする半導体回路。
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