JPWO2014024596A1 - インバータ駆動回路 - Google Patents

Abstract

直流電源の正極と負極の間に直列にされる上下アームの各スイッチング素子と、前記スイッチング素子ごとに与えられる制御信号に従って、前記スイッチング素子のオン／オフ切替の制御を行うドライバ回路と、を備え、上下アームの前記スイッチング素子同士の接続点に負荷が接続され、前記オン／オフ切替によって前記直流電源の電力を交流に変換し、前記負荷に供給するインバータ駆動回路であって、前記ドライバ回路は、前記スイッチング素子の両端における各端子の電圧を比較し、該比較の結果および前記制御信号に基づいて前記制御を行うインバータ駆動回路とする。

Description

本発明は、スイッチング素子の駆動により電圧を変換するインバータ駆動回路に関する。

エアコンや冷蔵庫などの家電製品に使用されるモータの制御方式として、省エネ性能を向上させるため、マイコンによる高度な制御が可能なインバータ方式が広く利用されている。この制御方式を実現するインバータ駆動回路には、スイッチング素子としてＩＧＢＴ［Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ］素子が広く使用されている。

またＩＧＢＴとそのドライバＩＣを１パッケージ化したＩＰＭ［Intelligent Power Module］も、エアコンなどに広く使用されている。ＳｉＣＦＥＴ［Silicon Carbide FET］やＧａＮＦＥＴ［Gallium Nitride FET］などのワイドバンドギャップ半導体素子の実用化に伴い、その低オン抵抗や高周波特性による効率向上追求のため、これらのＩＰＭへの内蔵が検討されている。

インバータ駆動回路の例としては、図８に示すように、ドライバ回路ユニット３０、ＩＧＢＴ４１〜４６、およびＦＷＤ［Free-Wheeling Diode］５１〜５６によって構成された３相インバータ駆動回路が挙げられる。このインバータ駆動回路は、直流電源７が供給する直流電力を交流に変換してモータ８に出力し、モータ８を駆動させるようになっている。なおＩＧＢＴ４１〜４３は上アームのスイッチング素子であり、ＩＧＢＴ４４〜４６は下アームのスイッチング素子である。

ドライバ回路ユニット３０は、上アーム用のドライバ回路群３１と下アーム用のドライバ回路群３２を有している。またドライバ回路ユニット３０には、上アーム用の制御信号（Ｓ−１ｕ、Ｓ−１ｖ、Ｓ−１ｗ）および下アーム用の制御信号（Ｓ−２ｕ、Ｓ−２ｖ、Ｓ−２ｗ）が、外部から与えられる。

なお上アーム用のドライバ回路群３１には、制御信号Ｓ−１ｕが入力されてＩＧＢＴ４３にゲート信号を出力するドライバ回路３１ａ、制御信号Ｓ−１ｖが入力されてＩＧＢＴ４２にゲート信号を出力するドライバ回路３１ｂ、および、制御信号Ｓ−１ｗが入力されてＩＧＢＴ４１にゲート信号を出力するドライバ回路３１ｃが含まれている。

また下アーム用のドライバ回路群３２には、制御信号Ｓ−２ｕが入力されてＩＧＢＴ４６にゲート信号を出力するドライバ回路３２ａ、制御信号Ｓ−２ｖが入力されてＩＧＢＴ４５にゲート信号を出力するドライバ回路３２ｂ、および、制御信号Ｓ−２ｗが入力されてＩＧＢＴ４４にゲート信号を出力するドライバ回路３２ｃが含まれている。

またそれぞれのドライバ回路（３１ａ〜３１ｃ、３２ａ〜３２ｃ）は、図９に示すように、レベルシフト回路４７および出力ドライバ４８によって構成されている。レベルシフト回路４７は、入力される制御信号の電圧レベルを、出力ドライバ４８の入力電圧レベルに調整する。出力ドライバ４８は、レベルシフト回路４７の出力に応じて、ＩＧＢＴのゲートに与える出力電圧（ゲート信号）を発生させる。

またＩＧＢＴ４１にはＦＷＤ５１が対応し、ＩＧＢＴ４２にはＦＷＤ５２が対応し、ＩＧＢＴ４３にはＦＷＤ５３が対応し、ＩＧＢＴ４４にはＦＷＤ５４が対応し、ＩＧＢＴ４５にはＦＷＤ５５が対応し、ＩＧＢＴ４６にはＦＷＤ５６が対応している。各ＩＧＢＴ（４１〜４６）のコレクタおよびエミッタ端子は、それぞれ、対応するＦＷＤ５１〜５６のカソードおよびアノード端子に接続されている。

上アームのＩＧＢＴ４１〜４３のコレクタ端子は、直流電源７の正極端子に接続されている。下アームのＩＧＢＴ４４〜４６のエミッタ端子は、直流電源７の負極端子に接続されている。ＩＧＢＴ４１のエミッタ端子は、ＩＧＢＴ４４のコレクタ端子とモータ８のＷ相端子に接続されている。ＩＧＢＴ４２のエミッタ端子は、ＩＧＢＴ４５のコレクタ端子とモータ８のＶ相端子に接続されている。ＩＧＢＴ４３のエミッタ端子は、ＩＧＢＴ４６のコレクタ端子とモータ８のＵ相端子に接続されている。

上述した構成のインバータ駆動回路では、ＩＧＢＴがオフすると、モータ８に蓄えられたエネルギーが電流としてＦＷＤを介して還流する。次に、上述したインバータ駆動回路の動作について、図５のタイミングチャートを参照して説明する。

図５に示すように各制御信号は、モータ８の矩形波駆動信号を表わしている。制御信号Ｓ−１ｕは０〜１２０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−１ｖは１２０〜２４０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−１ｗは２４０〜０°区間でＰＷＭ変調された信号である。また制御信号Ｓ−２ｕは１８０〜３００°区間でＰＷＭ変調された信号であり、制御信号Ｓ−２ｖは３００〜６０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−２ｗは６０〜１８０°区間でＰＷＭ変調された信号である。

これらの制御信号に応じてゲート信号が生成され、各ＩＧＢＴ４１〜４６がスイッチング動作を行う結果、モータ８のＵ相端子、Ｖ相端子、およびＷ相端子には、それぞれ図５に示すＵ相電圧、Ｖ相電圧、およびＷ相電圧が出力される。Ｕ相電圧、Ｖ相電圧、およびＷ相電圧は、それぞれがサイン波形に近似されて出力されることから、モータ８を駆動させることができる。

ここで例えばＵ相に着目すると、１２０〜１８０°区間では、ＦＷＤ５６を介してモータ８へ還流電流が流れる。また３００〜０°区間では、モータ８からＦＷＤ５３を介して還流電流が流れる。このように還流電流が流れることは、Ｖ相およびＷ相においても同様である。このとき、それぞれのＦＷＤの順方向電圧ＶＦと還流電流ＩＤの積に相当する電力の損失が生じる。以下の説明ではこのような電力の損失を「第１の損失」と称する。

また例えばＦＷＤ５６に順方向電流が流れた後にＩＧＢＴ４２がターンオンし、電流がＩＧＢＴ４２のコレクタ端子とエミッタ端子を順に介して流れ、更にモータ８のＶ相端子からＵ相端子に流れる局面がある。この局面では、逆方向飽和電流がＦＷＤ５６のカソード端子からアノード端子に流れるため、上アームから下アームへの短絡電流となる。このような現象は各々のＦＷＤについて生じることになり、それぞれにおいて、直流電源７の両端電圧と短絡電流の積に相当する電力の損失が生じる。以下の説明ではこのような電力の損失を「第２の損失」と称する。

省電力等の観点から、上述した電力の損失は出来るだけ抑えられることが望ましい。そこで例えば第１の損失を削減するため、順方向電圧ＶＦの低いＳＢＤ（ショットキーバリアダイオード）をＦＷＤとして使用する場合がある。

また例えば第２の損失を削減するため、逆回復特性に優れたＦＲＤ（First Recovery Diode）をＦＷＤとして使用する場合がある。またそれぞれのＦＷＤに逆電圧印加装置を設け、小さな逆電圧を印加することで、逆回復電流による損失を低く抑える装置が考案されている（特許文献１参照）。

またＩＧＢＴに比べてオン抵抗が低いため、ＭＯＳＦＥＴ［Metal Oxide Semiconductor FET］がスイッチング素子として使用されることがある。しかし一般的にＭＯＳＦＥＴの寄生ダイオードの逆回復特性はあまり良好でないため、内蔵ダイオードより順方向電圧ＶＦの低いＦＷＤを使用して、寄生ダイオードが動作しないようにする必要があった。また内蔵ダイオードの逆回復特性を改良してＦＷＤを必要としないＭＯＳＦＥＴも開発されている。

特開平１０−３２７５８５号公報

モータのような誘導性負荷を駆動するインバータ駆動回路においては、スイッチング素子を駆動して直流電圧を交流電圧に変換するためモータの回路を切り替える際に、コイルに発生する電流がスイッチング素子を逆流して流れようとする。スイッチング素子がＭＯＳＦＥＴの場合、寄生ダイオードの逆回復特性が悪いため、外部にＦＷＤを付けてその電流を逃がす必要がある。

またスイッチング素子がＩＧＢＴの場合、逆方向に電流を流すことができないため、外付けのＦＷＤが必要である。このＦＷＤに生じる電力が、インバータ駆動回路における先述した第１の損失となる。ＦＷＤとしてＳＢＤを使用する場合は、順方向電圧ＶＦが低いために第１の損失は少ないが、逆方向の漏れ電流が一般のダイオードに比べて大きいため、先述した第２の損失が大きくなってしまう。またＦＷＤに上記電流が流れた後、ＦＷＤの逆回復特性によりＦＷＤに逆電流が流れる現象が起き、このときの短絡電流による電力損失がインバータ駆動回路の第２の損失となる。

上述した電力の損失は、一般的にＦＷＤが用いられることにより大きくなってしまう。また上述した何れのスイッチング素子を用いてインバータ駆動回路を形成する場合にも、ＦＷＤは必要となる。そのため、このような電力の損失によるインバータ駆動回路の効率低下が問題である。またＦＷＤを用いる場合には、その分、部品点数が多くなるため、製造コスト等の観点から望ましいとは言えない。

また、先述した内蔵ダイオードの逆回復特性を改良したＭＯＳＦＥＴをスイッチング素子として用いる場合には、ＦＷＤを省略すること自体は可能となる。しかしこの場合には、採用できるスイッチング素子が非常に制限されてしまい、一般的なＭＯＳＦＥＴ等を採用することが出来なくなる。なお、内蔵ダイオードの逆回復特性を改良してＦＷＤを不要としたＭＯＳＦＥＴは、一般的なＭＯＳＦＥＴ等に比べて高価であり、ラインナップも限られている。

本発明は上述した問題に鑑み、採用できるスイッチング素子の制限を出来るだけ回避しつつ、ＦＷＤを省略して電力損失の低減等を実現させることが容易となるインバータ駆動回路の提供を目的とする。

本発明に係るインバータ駆動回路は、直流電源の正極と負極の間に直列にされる上下アームの各スイッチング素子と、前記スイッチング素子ごとに与えられる制御信号に従って、前記スイッチング素子のオン／オフ切替の制御を行うドライバ回路と、を備え、上下アームの前記スイッチング素子同士の接続点に負荷が接続され、前記オン／オフ切替によって前記直流電源の電力を交流に変換し、前記負荷に供給するインバータ駆動回路であって、前記ドライバ回路は、前記スイッチング素子の両端における各端子の電圧を比較し、該比較の結果および前記制御信号に基づいて前記制御を行う構成とする。

本構成によれば、採用できるスイッチング素子の制限を出来るだけ回避しつつ、ＦＷＤを省略して電力損失の低減等を実現させることが容易となる。

また上記構成としてより具体的には、前記ドライバ回路は、前記スイッチング素子ごとに、前記比較の結果に基づいてオン制御期間を決定し、前記オン制御期間においては前記制御信号の内容に関わらず、当該スイッチング素子をオンにする構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、上アームの前記スイッチング素子について、前記負荷に接続される側の端子の電圧が前記直流電源の正極に接続される側の端子の電圧より大きい期間を、前記オン制御期間として決定する構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、下アームの前記スイッチング素子について、前記直流電源の負極に接続される側の端子の電圧が前記負荷に接続される側の端子の電圧より大きい期間を、前記オン制御期間として決定する構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、前記制御信号がオンを示すときに前記スイッチング素子をオンに制御し、前記制御信号がオフを示すときに前記スイッチング素子をオフに制御するものであり、上下アームの一方の前記スイッチング素子に対する前記オン制御期間の決定に、該上下アームの他方の前記スイッチング素子に対する前記制御信号の内容を反映させる構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、上アームの前記スイッチング素子について、前記負荷に接続される側の端子の電圧が前記直流電源の正極に接続される側の端子の電圧より大きく、かつ、下アームの前記スイッチング素子に対する前記制御信号がオフを示す期間を、前記オン制御期間として決定する構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、下アームの前記スイッチング素子について、前記直流電源の負極に接続される側の端子の電圧が前記負荷に接続される側の端子の電圧より大きく、かつ、上アームの前記スイッチング素子に対する前記制御信号がオフを示す期間を、前記オン制御期間として決定する構成としてもよい。

また上記構成としてより具体的には、前記スイッチング素子は、前記各端子としてドレイン端子とソース端子を有したＮ型のＭＯＳＦＥＴである構成としてもよい。また上記構成としてより具体的には、前記スイッチング素子は、前記各端子としてドレイン端子とソース端子を有したＮ型のＧａＮＦＥＴである構成としてもよい。

また上記構成としてより具体的には、前記ドライバ回路は、前記比較の処理を行う電圧比較回路を有し、外部から与えられる前記制御信号と前記電圧比較回路の出力信号を入力とする論理演算に基づいて、前記制御を行う構成としてもよい。

本発明に係るインバータ駆動回路によれば、採用できるスイッチング素子の制限を出来るだけ回避しつつ、ＦＷＤを省略して電力損失の低減等を実現させることが容易となる。

第１実施形態に係るインバータ駆動回路の構成図である。 ノーマリーオン型のＧａＮＦＥＴの静特性に関するグラフである。 ＭＯＳＦＥＴの静特性に関するグラフである。 第１実施形態に係るドライバ回路ユニットの構成図である。 制御信号等に関するタイミングチャートである。 第２実施形態に係るインバータ駆動回路の構成図である。 第２実施形態に係るドライバ回路ユニットの構成図である。 従来例に係るインバータ駆動回路の構成図である。 従来例に係るドライバ回路の構成図である。

本発明の実施形態について、第１実施形態および第２実施形態を例に挙げ、各図面を参照しながら以下に説明する。

〈第１実施形態〉
まず本発明の第１実施形態について説明する。図１は、第１実施形態に係る３相のインバータ駆動回路ＩＮＶ−１の構成図である。図１に示すようにインバータ駆動回路ＩＮＶ−１は、各スイッチング素子１〜６およびドライバ回路ユニット１０等を備えている。

インバータ駆動回路ＩＮＶ−１は、直流電源７およびモータ８が接続されており、直流電源７から供給される直流電圧を交流に変換してモータ８へ出力し、モータ８を駆動させる。なおモータ８はコイルを有する誘導性の負荷であり、モータ８に繋がる回路が切替えられる際に還流電流を発生させる。

各スイッチング回路１〜６は、ノーマリーオン型でＮ型のＧａＮＦＥＴであり、ゲート端子に入力されるゲート信号に応じたオン／オフの切替（ドレイン端子とソース端子の間の導通／遮断の切替）を行う。但しスイッチング回路１〜６の種類はこれに限られるものではなく、Ｎ型のＭＯＳＦＥＴ等であっても良い。

図２はノーマリーオン型のＧａＮＦＥＴの静特性の例を示している。ＧａＮＦＥＴはその構造より、ドレイン電圧がソース電圧より低い領域ではドレインとソースが入れ替わり、その電圧がゲートのスレッシュ電圧より低い場合に逆方向にオンする。また図３はＭＯＳＦＥＴの静特性の例を示している。ＭＯＳＦＥＴは、ドレイン電圧がソース電圧より低い領域では、その電圧が寄生ダイオードの順方向電圧ＶＦより低い場合に逆方向にオンする。

なおスイッチング素子３はＵ相の上アームのスイッチング素子であり、スイッチング素子２はＶ相の上アームのスイッチング素子であり、スイッチング素子１はＷ相の上アームのスイッチング素子である。またスイッチング素子６はＵ相の下アームのスイッチング素子であり、スイッチング素子５はＶ相の下アームのスイッチング素子であり、スイッチング素子４はＷ相の下アームのスイッチング素子である。

上アームのスイッチング素子と下アームのスイッチング素子は、直流電源７の正極と負極の間において直列に接続されている。また上アームのスイッチング素子と下アームのスイッチング素子の間には、モータ８が接続されている。

より具体的に説明すると、直流電源７の正極は正極ラインＬ−ｐに接続されており、直流電源７の負極は負極ラインＬ−ｎに接続されている。またモータ８のＵ相端子はＵ相ラインＬ−ｕに接続されており、モータ８のＶ相端子はＶ相ラインＬ−ｖに接続されており、モータ８のＷ相端子はＷ相ラインＬ−ｗに接続されている。

そしてスイッチング素子３については、ドレイン端子は正極ラインＬ−ｐに接続され、ソース端子はスイッチング素子６のドレイン端子とＵ相ラインＬ−ｕに接続されている。またスイッチング素子２については、ドレイン端子は正極ラインＬ−ｐに接続され、ソース端子はスイッチング素子５のドレイン端子とＶ相ラインＬ−ｖに接続されている。またスイッチング素子１については、ドレイン端子は正極ラインＬ−ｐに接続され、ソース端子はスイッチング素子４のドレイン端子とＷ相ラインＬ−ｗに接続されている。またスイッチング素子４〜６のソース端子は、負極ラインＬ−ｎに接続されている。

ドライバ回路ユニット１０は、上アーム用のドライバ回路群１１と下アーム用のドライバ回路群１２を有している。なお上アーム用のドライバ回路群１１には、スイッチング素子３にゲート信号Ｇ−３を出力するドライバ回路１１ａ、スイッチング素子２にゲート信号Ｇ−２を出力するドライバ回路１１ｂ、および、スイッチング素子１にゲート信号Ｇ−１を出力するドライバ回路１１ｃが含まれている。

また下アーム用のドライバ回路群１２には、スイッチング素子６にゲート信号Ｇ−６を出力するドライバ回路１２ａ、スイッチング素子５にゲート信号Ｇ−５を出力するドライバ回路１２ｂ、および、スイッチング素子４にゲート信号Ｇ−４を出力するドライバ回路１２ｃが含まれている。このように、ドライバ回路はスイッチング素子ごとに対応するように設けられており、一つのドライバ回路が一つのスイッチング素子を駆動させるようになっている。

また各ドライバ回路には、外部から（例えば、インバータ駆動回路ＩＮＶ−１を搭載した電気機器内における上位の制御システムから）制御信号が入力される。

より具体的には、ドライバ回路１１ａには、Ｕ相の上アームのスイッチング素子３の制御に用いられる制御信号Ｓ−１ｕが、外部から入力される。ドライバ回路１１ｂには、Ｖ相の上アームのスイッチング素子２の制御に用いられる制御信号Ｓ−１ｖが、外部から入力される。ドライバ回路１１ｃには、Ｗ相の上アームのスイッチング素子１の制御に用いられる制御信号Ｓ−１ｗが、外部から入力される。

またドライバ回路１２ａには、Ｕ相の下アームのスイッチング素子６の制御に用いられる制御信号Ｓ−２ｕが、外部から入力される。ドライバ回路１２ｂには、Ｖ相の下アームのスイッチング素子５の制御に用いられる制御信号Ｓ−２ｖが、外部から入力される。ドライバ回路１２ｃには、Ｗ相の下アームのスイッチング素子４の制御に用いられる制御信号Ｓ−２ｗが、外部から入力される。

またドライバ回路ユニット１０は、正極ラインＬ−ｐと負極ラインＬ−ｎに接続されており、正極ラインＬ−ｐの電圧Ｅ−ｐおよび負極ラインＬ−ｎの電圧Ｅ−ｎが入力される。なお電圧Ｅ−ｐは、上アームの各スイッチング素子１〜３におけるドレイン端子の電圧であり、電圧Ｅ−ｎは、下アームの各スイッチング素子４〜６におけるソース端子の電圧であると言える。

またドライバ回路ユニット１０は、各相のラインに接続されており、Ｕ相ラインＬ−ｕの電圧Ｅ−ｕ、Ｖ相ラインＬ−ｖの電圧Ｅ−ｖ、およびＷ相ラインＬ−ｗの電圧Ｅ−ｗが入力される。

なお電圧Ｅ−ｕは、Ｕ相の上アームのスイッチング素子３におけるソース端子の電圧であるとともに、Ｕ相の下アームのスイッチング素子６におけるドレイン端子の電圧であると言える。また電圧Ｅ−ｖは、Ｖ相の上アームのスイッチング素子２におけるソース端子の電圧であるとともに、Ｖ相の下アームのスイッチング素子５におけるドレイン端子の電圧であると言える。また電圧Ｅ−ｗは、Ｗ相の上アームのスイッチング素子１におけるソース端子の電圧であるとともに、Ｗ相の下アームのスイッチング素子４におけるドレイン端子の電圧であると言える。

図４は、ドライバ回路ユニット１０のより詳細な構成図である。本図に示すように各ドライバ回路（１１ａ〜１１ｃ、１２ａ〜１２ｃ）は、電圧比較回路Ａ１、ＯＲ回路Ａ２、レベルシフト回路Ａ３、および出力ドライバＡ４を有している。また各ドライバ回路は、信号等が入力される３個の端子（ａ〜ｃ）を有している。

それぞれのドライバ回路において、端子ａに入力された電圧は電圧比較回路Ａ１の非反転入力端に送られ、端子ｂに入力された電圧は電圧比較回路Ａ１の反転入力端に送られる。電圧比較回路Ａ１は、非反転入力端の電圧が反転入力端の電圧より大きいときにＨ（High）レベルの信号を出力し、それ以外のときにはＬ（Low）レベルの信号を出力する。

ＯＲ回路Ａ２は２個の入力端を有し、一方の入力端には電圧比較回路Ａ１の出力信号が送られ、他方の入力端には端子ｃに入力された信号が送られる。ＯＲ回路Ａ２は、各入力端に入力された信号の少なくとも一方がＨレベルのときにＨレベルの信号を出力し、それ以外のときにはＬレベルの信号を出力する。

レベルシフト回路Ａ３は、ＯＲ回路Ａ２の出力信号の電圧レベルを、出力ドライバＡ４の入力電圧レベルに合うように調整する。出力ドライバＡ４は、レベルシフト回路Ａ３の出力に応じて、スイッチング素子のゲートに与える出力電圧（ゲート信号）を発生させる。これにより、ＯＲ回路Ａ２の出力信号がＨレベルのときにスイッチング素子をオンとし、それ以外のときにスイッチング素子をオフとするゲート信号が生成される。上述したようにドライバ回路は、制御信号と電圧比較回路Ａ１の出力信号を入力とする論理演算に基づいてゲート信号を生成し、スイッチング素子を制御するようになっている。

また、各ドライバ回路における端子ａには、そのドライバ回路に対応したスイッチング素子のソース端子の電圧が入力される。各ドライバ回路における端子ｂには、そのドライバ回路に対応したスイッチング素子のドレイン端子の電圧が入力される。各ドライバ回路における端子ｃには、そのドライバ回路に対応した制御信号が入力される。

すなわちドライバ回路１１ｃについては、端子ａには電圧Ｅ−ｗが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｗが入力される。ドライバ回路１１ｂについては、端子ａには電圧Ｅ−ｖが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｖが入力される。ドライバ回路１１ａについては、端子ａには電圧Ｅ−ｕが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｕが入力される。

またドライバ回路１２ｃについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｗが入力され、端子ｃには制御信号Ｓ−２ｗが入力される。ドライバ回路１２ｂについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｖが入力され、端子ｃには制御信号Ｓ−２ｖが入力される。ドライバ回路１２ａについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｕが入力され、端子ｃには制御信号Ｓ−２ｕが入力される。

次に、インバータ駆動回路ＩＮＶ−１の動作について、図５に示すタイミングチャートを参照して説明する。

図５に示すように、各制御信号はＨレベルとＬレベルが交互に現れる矩形波信号となっている。Ｈレベルはスイッチング素子のオン（オンの状態とする指示）を示し、Ｌレベルはスイッチング素子のオフ（オフの状態とする指示）を示す。ドライバ回路（１１ａ〜１１ｃ、１２ａ〜１２ｃ）は、基本的には、制御信号がオンを示すときにスイッチング素子をオンに制御し、制御信号がオフを示すときにスイッチング素子をオフに制御する。

制御信号Ｓ−１ｕは０〜１２０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−１ｖは１２０〜２４０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−１ｗは２４０〜０°区間でＰＷＭ変調された信号である。また制御信号Ｓ−２ｕは１８０〜３００°区間でＰＷＭ変調された信号であり、制御信号Ｓ−２ｖは３００〜６０°区間でＰＷＭ変調された信号であり、制御信号Ｓ−２ｗは６０〜１８０°区間でＰＷＭ変調された信号である。何れの制御信号も、ＰＷＭ変調されている区間ではそのデューティ比に応じてＨレベルとＬレベルが混在しており、ＰＷＭ変調されていない区間では常にＬレベルとなっている。

これらの制御信号に応じてゲート信号が生成され、各スイッチング素子１〜６がオン／オフの切替を行う結果、モータ８のＵ相端子、Ｖ相端子、およびＷ相端子には、それぞれ図５に示すＵ相電圧、Ｖ相電圧、およびＷ相電圧が出力される。Ｕ相電圧、Ｖ相電圧、およびＷ相電圧は、それぞれがサイン波形に近似されて出力されることから、モータ８を駆動させることができる。

ここで例えばＵ相に着目すると、概ね１２０〜１８０°区間では、Ｕ相ラインＬ−ｕを介してモータ８へ還流電流が流れる状況となる。このとき、スイッチ素子６のドレイン端子の電圧はそのソース端子の電圧より低い（Ｕ相ラインＬ−ｕの電圧が直流電源７の負極端子の電圧よりも低い電圧に下がっている）ため、ドライバ回路１２ａの電圧比較回路Ａ１がＨレベルの信号を出力する。

これにより制御信号Ｓ−２ｕの内容に関わらず、ドライバ回路１２ａからＨレベルのゲート信号Ｇ−６が出力され、スイッチング素子６がオンの状態となる。その結果、下アームのスイッチング素子６は還流電流を流すことができる。

また概ね３００〜０°区間では、モータ８からＵ相ラインＬ−ｕを介して還流電流が流れる状況となる。このとき、スイッチ素子３のソース端子の電圧はそのドレイン端子の電圧より高い（Ｕ相ラインＬ−ｕの電圧が直流電源７の正極端子の電圧よりも高い電圧に上がっている）ため、ドライバ回路１１ａの電圧比較回路Ａ１がＨレベルの信号を出力する。

これにより制御信号Ｓ−１ｕの内容に関わらず、ドライバ回路１１ａからＨレベルのゲート信号Ｇ−３が出力され、スイッチング素子３がオンの状態となる。その結果、上アームのスイッチング素子３は還流電流を流すことができる。なお、電圧比較回路Ａ１がＨレベルの信号を出力している期間（つまり、ドレイン端子とソース端子における電位の高低関係の逆転が検出されている期間）は、制御信号の内容に関わらずスイッチング素子がオンに制御される期間（オン制御期間）であると言える。

このようにして下アームおよび上アームのスイッチング素子が還流電流を流すことができるのは、Ｖ相およびＷ相においても同様である。ここで、還流電流はスイッチング素子のオン抵抗を通して流れることになり、更に、電圧比較回路Ａ１が感度良く動作することで、スイッチング素子がオンする電圧を低く抑えることができる。

スイッチング素子のオン抵抗は十分に小さいため、このときにスイッチング素子で生じる電力の損失は、従来のインバータ駆動回路のようにＦＷＤに還流電流が流れるときの電力の損失に比べて小さくなる。そのため本実施形態のインバータ駆動回路ＩＮＶ−１によれば、ＦＷＤに還流電流が流れる従来のインバータ回路に比べ、先述した第１の損失を小さく抑えることが可能である。特に低オン抵抗特性を有するＧａＮＦＥＴ等が採用されている場合、第１の損失を著しく低減させることができる。

またＭＯＳＦＥＴやＧａＮＦＥＴの逆方向飽和電流は、ＦＷＤに比べ小さい。そのため本実施形態のインバータ駆動回路ＩＮＶ−１によれば、ＦＷＤに逆方向飽和電流が流れる従来のインバータ駆動回路に比べ、先述した第２の損失を小さく抑えることも可能である。特に良好な逆回復特性を有するＧａＮＦＥＴ等が採用されている場合、第２の損失を著しく低減させることができる。

〈第２実施形態〉
次に、本発明の第２実施形態について説明する。なお第２実施形態は、ドライバ回路ユニット関する部分を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。また第２実施形態の説明に用いる図面では、第１実施形態と同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。

図６は、第２実施形態に係る３相のインバータ駆動回路ＩＮＶ−２の構成図である。図６に示すようにインバータ駆動回路ＩＮＶ−２は、各スイッチング素子１〜６およびドライバ回路ユニット２０等を備えている。インバータ駆動回路ＩＮＶ−２は、直流電源７およびモータ８が接続されており、直流電源７から供給される直流電圧を交流に変換してモータ８へ出力し、モータ８を駆動させる。

ドライバ回路ユニット２０は、上アーム用のドライバ回路群２１と下アーム用のドライバ回路群２２を有している。なお上アーム用のドライバ回路群２１には、スイッチング素子３にゲート信号Ｇ−３を出力するドライバ回路２１ａ、スイッチング素子２にゲート信号Ｇ−２を出力するドライバ回路２１ｂ、および、スイッチング素子１にゲート信号Ｇ−１を出力するドライバ回路２１ｃが含まれている。

また下アーム用のドライバ回路群２２には、スイッチング素子６にゲート信号Ｇ−６を出力するドライバ回路２２ａ、スイッチング素子５にゲート信号Ｇ−５を出力するドライバ回路２２ｂ、および、スイッチング素子４にゲート信号Ｇ−４を出力するドライバ回路２２ｃが含まれている。このように、ドライバ回路はスイッチング素子ごとに対応するように設けられており、一つのドライバ回路が一つのスイッチング素子を駆動させるようになっている。

ドライバ回路２１ａおよびドライバ回路２２ａの各々には、Ｕ相の上アームのスイッチング素子３の制御に用いられる制御信号Ｓ−１ｕ、および、Ｕ相の下アームのスイッチング素子６の制御に用いられる制御信号Ｓ−２ｕの両方の信号が、外部から入力される。

またドライバ回路２１ｂおよびドライバ回路２２ｂの各々には、Ｖ相の上アームのスイッチング素子２の制御に用いられる制御信号Ｓ−１ｖ、および、Ｖ相の下アームのスイッチング素子５の制御に用いられる制御信号Ｓ−２ｖの両方の信号が、外部から入力される。

またドライバ回路２１ｃおよびドライバ回路２２ｃの各々には、Ｗ相の上アームのスイッチング素子１の制御に用いられる制御信号Ｓ−１ｗ、および、Ｗ相の下アームのスイッチング素子４の制御に用いられる制御信号Ｓ−２ｗの両方の信号が、外部から入力される。

またドライバ回路ユニット２０は、正極ラインＬ−ｐと負極ラインＬ−ｎに接続されており、正極ラインＬ−ｐの電圧Ｅ−ｐおよび負極ラインＬ−ｎの電圧Ｅ−ｎが入力される。またドライバ回路ユニット２０は、各相のラインに接続されており、Ｕ相ラインＬ−ｕの電圧Ｅ−ｕ、Ｖ相ラインＬ−ｖの電圧Ｅ−ｖ、およびＷ相ラインＬ−ｗの電圧Ｅ−ｗが入力される。

図７は、ドライバ回路ユニット２０のより詳細な構成図である。本図に示すように各ドライバ回路（２１ａ〜２１ｃ、２２ａ〜２２ｃ）は、電圧比較回路Ａ１、ＯＲ回路Ａ２、レベルシフト回路Ａ３、出力ドライバＡ４、およびＡＮＤ回路Ａ５を有している。また各ドライバ回路は、信号等が入力される４個の端子（ａ〜ｄ）を有している。

それぞれのドライバ回路において、端子ａに入力された電圧は電圧比較回路Ａ１の非反転入力端に送られ、端子ｂに入力された電圧は電圧比較回路Ａ１の反転入力端に送られる。ＯＲ回路Ａ２は、一方の入力端には電圧比較回路Ａ１の出力信号が送られ、他方の入力端には端子ｃに入力された信号が送られる。

ＡＮＤ回路Ａ５は２個の入力端を有し、一方の入力端にはＯＲ回路Ａ２の出力信号が送られ、他方の入力端には端子ｄに入力された信号が送られる。なお端子ｄは、負論理入力端子となっている。そのためＡＮＤ回路Ａ５は、ＯＲ回路Ａ２の出力信号がＨレベルであり、かつ、端子ｄに入力された信号がＬレベルであるときにＨレベルの信号を出力し、それ以外のときにはＬレベルの信号を出力する。

レベルシフト回路Ａ３は、ＡＮＤ回路Ａ５の出力信号の電圧レベルを、出力ドライバＡ４の入力電圧レベルに合うように調整する。出力ドライバＡ４は、レベルシフト回路Ａ３の出力に応じて、スイッチング素子のゲートに与える出力電圧（ゲート信号）を発生させる。これにより、ＡＮＤ回路Ａ５の出力信号がＨレベルのときにスイッチング素子をオンとし、それ以外のときにスイッチング素子をオフとするゲート信号が生成される。

また、各ドライバ回路における端子ａには、対応するスイッチング素子のソース端子の電圧が入力される。各ドライバ回路における端子ｂには、対応するスイッチング素子のドレイン端子の電圧が入力される。各ドライバ回路における端子ｃには、対応するスイッチング素子に対する制御信号が入力される。各ドライバ回路における端子ｄには、対応するスイッチング素子と同相で他方の（上下が逆の）スイッチング素子に対する制御信号が入力される。

すなわちドライバ回路２１ｃについては、端子ａには電圧Ｅ−ｗが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｗが入力され、端子ｄには制御信号Ｓ−２ｗが入力される。ドライバ回路２１ｂについては、端子ａには電圧Ｅ−ｖが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｖが入力され、端子ｄには制御信号Ｓ−２ｖが入力される。ドライバ回路２１ａについては、端子ａには電圧Ｅ−ｕが入力され、端子ｂには電圧Ｅ−ｐが入力され、端子ｃには制御信号Ｓ−１ｕが入力され、端子ｄには制御信号Ｓ−２ｕが入力される。

またドライバ回路２２ｃについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｗが入力され、端子ｃには制御信号Ｓ−２ｗが入力され、端子ｄには制御信号Ｓ−１ｗが入力される。ドライバ回路２２ｂについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｖが入力され、端子ｃには制御信号Ｓ−２ｖが入力され、端子ｄには制御信号Ｓ−１ｖが入力される。ドライバ回路２２ａについては、端子ａには電圧Ｅ−ｎが入力され、端子ｂには電圧Ｅ−ｕが入力され、端子ｃには制御信号Ｓ−２ｕが入力され、端子ｄには制御信号Ｓ−１ｕが入力される。

第２実施形態においても、インバータ駆動回路ＩＮＶ−２は図５に示す各制御信号が与えられ、第１実施形態の場合と同様にしてモータ８を駆動させることができる。また還流電流や逆方向飽和電流を流すようにスイッチング素子のオン／オフ切替が制御され、従来のインバータ駆動回路に比べて第１の損失や第２の損失を抑えることができる点も、第１実施形態の場合と同様である。

そして更に第２実施形態では、各相について、上下アームの一方のスイッチング素子を還流電流を流すようにする制御は、当該上下アームの他方のスイッチング素子に対する制御信号がオフを示す場合に限り行われるようになっている。そのため第２実施形態では、誤った制御信号や制御波形の異常によるアーム短絡を防止することが可能であり、より安全なインバータ駆動回路及び駆動方法が実現される。

なお第２実施形態では、電圧比較回路Ａ１がＨレベルの信号を出力しており、かつ、端子ｄにＬレベルの信号が入力されている期間が、制御信号の内容に関わらずスイッチング素子がオンに制御される期間（オン制御期間）であると言える。

〈その他〉
以上に説明した通り各実施形態のインバータ駆動回路（ＩＮＶ−１、ＩＮＶ−２）は、直流電源７の正極と負極の間に直列にされる上下アームの各スイッチング素子と、スイッチング素子ごとに与えられる制御信号に従って、スイッチング素子のオン／オフ切替の制御を行うドライバ回路と、を備えている。

なお各実施形態のインバータ駆動回路（ＩＮＶ−１、ＩＮＶ−２）は３相の仕様となっており、Ｕ相における上下アームの各スイッチング素子（３、６）と、Ｖ相における上下アームの各スイッチング素子（２、５）と、Ｗ相における上下アームの各スイッチング素子（１、４）を有している。但し本発明のインバータ駆動回路は、３相のインバータ駆動回路には限られず、例えば２相のインバータ駆動回路としても実施可能である。

また各実施形態のインバータ駆動回路（ＩＮＶ−１、ＩＮＶ−２）は、上下アームのスイッチング素子同士の接続点にモータ８（負荷）が接続され、オン／オフ切替によって直流電源７の電力を交流に変換してモータ８に供給する。またドライバ回路は、スイッチング素子の両端における各端子の電圧を比較し、該比較の結果および制御信号に基づいて前記制御を行う。

スイッチング素子の両端における各端子電圧の比較結果は、そのスイッチング素子に還流電流が流れる状況であるか否かと関係している。そのため、制御信号だけでなく当該比較結果に基づいてスイッチング素子を制御するインバータ駆動回路によれば、スイッチング素子に還流電流が流れるようにすることが容易である。これにより、スイッチング素子にＦＷＤの機能を併せ持たせてＦＷＤを省略し、還流電流等に起因する電力損失の低減や部品点数の削減を実現させることが容易となる。またＦＷＤを省略可能とするにあたって、必ずしも内蔵ダイオードの逆回復特性を改良したＭＯＳＦＥＴを用いる必要は無く、採用できるスイッチング素子の制限は極力回避される。

また各実施形態のインバータ駆動回路（ＩＮＶ−１、ＩＮＶ−２）においてより具体的には、ドライバ回路は、スイッチング素子ごとに前記比較の結果に基づいてオン制御期間を決定し、このオン制御期間においては制御信号の内容に関わらず、当該スイッチング素子をオンにする。つまりドライバ回路は、オン制御期間においてスイッチング素子をオンにする制御を、制御信号に従った制御よりも優先して行う。これにより、還流電流が流れる期間に対応してオン制御期間が決定されるようにし、スイッチング素子に還流電流を流すことが容易である。

更に具体的には、第１実施形態における上アームに対応したドライバ回路（１１ａ〜１１ｃ）は、上アームのスイッチング素子（１〜３）について、ソース端子（モータ８に接続される側の端子）の電圧がドレイン端子（直流電源７の正極に接続される側の端子）の電圧より大きい期間を、オン制御期間として決定する。これにより、スイッチング素子（１〜３）に還流電流を流す目的で、出来るだけ過不足なくオン制御期間を決定することが可能である。

また第１実施形態における下アームに対応したドライバ回路（１２ａ〜１２ｃ）は、下アームのスイッチング素子（４〜６）について、ソース端子（直流電源７の負極に接続される側の端子）の電圧がドレイン端子（モータ８に接続される側の端子）の電圧より大きい期間を、オン制御期間として決定する。これにより、スイッチング素子（４〜６）に還流電流を流す目的で、出来るだけ過不足なくオン制御期間を決定することが可能である。

なお第２実施形態におけるドライバ回路は、上下アームの一方のスイッチング素子に対するオン制御期間の決定に、該上下アームの他方のスイッチング素子に対する制御信号の内容を反映させるようになっている。

より具体的には、第２実施形態における上アームに対応したドライバ回路（２１ａ〜２１ｃ）は、上アームのスイッチング素子（１〜３）について、ソース端子の電圧がドレイン端子の電圧より大きく、かつ、下アームのスイッチング素子に対する制御信号がオフを示す期間を、オン制御期間として決定する。これにより、誤った制御信号や制御波形の異常等によるアーム短絡を防止することが可能である。

また第２実施形態における下アームに対応したドライバ回路（２２ａ〜２２ｃ）は、下アームのスイッチング素子（４〜６）について、ソース端子の電圧がドレイン端子の電圧より大きく、かつ、上アームのスイッチング素子に対する制御信号がオフを示す期間を、オン制御期間として決定する。これにより、誤った制御信号や制御波形の異常等によるアーム短絡を防止することが可能である。

なお以上に説明した実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。また本発明の実施に際しては、適宜、一般的な技術の適用が考慮される。例えば、上下アームを構成する一対のスイッチング素子が同時にオンして短絡状態にならないように、これらのスイッチング素子に対する制御信号に時間差（デッドタイム）を設けること等が考慮される。

本発明は、２相ないし３相の負荷を駆動するインバータ駆動回路等に利用可能である。

１、２、３、４、５、６ スイッチング素子
７ 直流電源
８ モータ（負荷）
１０、２０、３０ ドライバ回路ユニット
１１ａ、１１ｂ、１１ｃ 第１実施形態の上アームのドライバ回路
１２ａ、１２ｂ、１２ｃ 第１実施形態の下アームのドライバ回路
２１ａ、２１ｂ、２１ｃ 第２実施形態の上アームのドライバ回路
２２ａ、２２ｂ、２２ｃ 第２実施形態の下アームのドライバ回路
３１ａ、３１ｂ、３１ｃ 従来例の上アームのドライバ回路
３２ａ、３２ｂ、３２ｃ 従来例の下アームのドライバ回路
４１、４２、４３、４４、４５、４６ ＩＧＢＴ
５１、５２、５３、５４、５５、５６ ＦＷＤ
ＩＮＶ−１、ＩＮＶ−２ インバータ駆動回路
Ａ１ 電圧比較回路
Ａ２ ＯＲ回路
Ａ３、４７ レベルシフト回路
Ａ４、４８ 出力ドライバ
Ａ５ ＡＮＤ回路
Ｌ−ｐ 正極ライン
Ｌ−ｎ 負極ライン
Ｌ−ｕ Ｕ相ライン
Ｌ−ｖ Ｖ相ライン
Ｌ−ｗ Ｗ相ライン

Claims (10)

1. 直流電源の正極と負極の間に直列にされる上下アームの各スイッチング素子と、
   前記スイッチング素子ごとに与えられる制御信号に従って、前記スイッチング素子のオン／オフ切替の制御を行うドライバ回路と、を備え、
   上下アームの前記スイッチング素子同士の接続点に負荷が接続され、
   前記オン／オフ切替によって前記直流電源の電力を交流に変換し、前記負荷に供給するインバータ駆動回路であって、
   前記ドライバ回路は、
   前記スイッチング素子の両端における各端子の電圧を比較し、該比較の結果および前記制御信号に基づいて前記制御を行うインバータ駆動回路。
2. 前記ドライバ回路は、
   前記スイッチング素子ごとに、前記比較の結果に基づいてオン制御期間を決定し、
   前記オン制御期間においては前記制御信号の内容に関わらず、当該スイッチング素子をオンにする請求項１に記載のインバータ駆動回路。
3. 前記ドライバ回路は、
   上アームの前記スイッチング素子について、
   前記負荷に接続される側の端子の電圧が前記直流電源の正極に接続される側の端子の電圧より大きい期間を、前記オン制御期間として決定する請求項２に記載のインバータ駆動回路。
4. 前記ドライバ回路は、
   下アームの前記スイッチング素子について、
   前記直流電源の負極に接続される側の端子の電圧が前記負荷に接続される側の端子の電圧より大きい期間を、前記オン制御期間として決定する請求項２または請求項３に記載のインバータ駆動回路。
5. 前記ドライバ回路は、
   前記制御信号がオンを示すときに前記スイッチング素子をオンに制御し、前記制御信号がオフを示すときに前記スイッチング素子をオフに制御するものであり、
   上下アームの一方の前記スイッチング素子に対する前記オン制御期間の決定に、該上下アームの他方の前記スイッチング素子に対する前記制御信号の内容を反映させる請求項２に記載のインバータ駆動回路。
6. 前記ドライバ回路は、
   上アームの前記スイッチング素子について、
   前記負荷に接続される側の端子の電圧が前記直流電源の正極に接続される側の端子の電圧より大きく、かつ、下アームの前記スイッチング素子に対する前記制御信号がオフを示す期間を、前記オン制御期間として決定する請求項５に記載のインバータ駆動回路。
7. 前記ドライバ回路は、
   下アームの前記スイッチング素子について、
   前記直流電源の負極に接続される側の端子の電圧が前記負荷に接続される側の端子の電圧より大きく、かつ、上アームの前記スイッチング素子に対する前記制御信号がオフを示す期間を、前記オン制御期間として決定する請求項５または請求項６に記載のインバータ駆動回路。
8. 前記スイッチング素子は、前記各端子としてドレイン端子とソース端子を有したＮ型のＭＯＳＦＥＴである請求項１から請求項７の何れかに記載のインバータ駆動回路。
9. 前記スイッチング素子は、前記各端子としてドレイン端子とソース端子を有したＮ型のＧａＮＦＥＴである請求項１から請求項７の何れかに記載のインバータ駆動回路。
10. 前記ドライバ回路は、
    前記比較の処理を行う電圧比較回路を有し、
    外部から与えられる前記制御信号と前記電圧比較回路の出力信号を入力とする論理演算に基づいて、前記制御を行う請求項１から請求項９の何れかに記載のインバータ駆動回路。

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