JP2012110205A - ドライバ回路 - Google Patents

Abstract

【課題】 絶縁電源を別に設けることなくハイサイド側の回路に負のゲート電圧を供給することが可能なゲートドライバ回路を実現する。
【解決手段】
第１トランジスタ２１と第２トランジスタが直列に接続されたハーフブリッジ回路において、ハイサイド側の第１トランジスタ２１に負のゲート電圧を第１の制御回路１１を介して供給するためのコンデンサ１３、及び、ローサイド側の第２トランジスタ２２に負のゲート電圧を第２の制御回路１２を介して供給するための制御回路電源１４を備え、コンデンサ１３の一端をスイッチ素子３０を介して制御回路電源１４の−端子側の負電圧ＶＥＥと接続し、他端を出力端子４の電圧と接続するように構成したドライバ回路１であって、スイッチ素子３０は、第２トランジスタ２２がオン状態となるタイミングでオンされるように制御される。
【選択図】 図１

Description

本発明は、ドライバ回路に関し、特に、閾値電圧が負電圧であるノーマリーオン特性もしくは閾値電圧が２Ｖ程度と低いノーマリーオフ特性のＧａＮやＳｉＣなどのワイドバンドギャップ半導体をスイッチング素子として使用してハーフブリッジ回路を構成した場合において、当該スイッチング素子をオフにするための負のゲート電圧を供給するための回路に関する。

ＧａＮやＳｉＣ等に代表されるワイドバンドギャップ半導体は、シリコン半導体に比べ、高速スイッチング、低オン抵抗等の優れた特性を有している。一方、これらワイドバンドギャップ半導体を用いた素子は、ゲート電圧が０Ｖであってもドレイン電流が流れるノーマリーオン特性、或いは、閾値電圧が２Ｖ程度の低いノーマリーオフ特性を示し、当該素子を確実にオフさせるために、ゲート電圧を負電圧まで駆動する必要があり、負のゲート電圧を供給するドライバ回路が必要とされる。

非特許文献１には、負のゲート・バイアス電圧で駆動するバッファ回路が記載されている。

また、特許文献１には、ノーマリーオン特性を有するスイッチング素子または閾値電圧が低いノーマリーオフ特性を有するスイッチング素子のための半導体回路が記載されている。

特許文献１では、ハイサイド（高電圧）側のスイッチング素子に供給するための負電圧を生成する電源回路、ローサイド（低電圧）側のスイッチング素子に供給するための負電圧を生成する電源回路を設け、ハイサイド側の電源回路の高電圧側は、高圧電源の＋端子と接続されている。更に、一端がハイサイド側の電源回路の低電圧（負電圧）側と接続する制御用コンデンサを設け、スイッチング素子のオンオフを制御する制御回路は、当該スイッチング素子がオンの時に充電される当該制御用コンデンサから動作電源が供給される。また、電源回路の例として、コンデンサに別のスイッチング素子を介して電流を流し、ツェナーダイオードを当該コンデンサと並列に接続して負電圧電源を構成する例が示されている。

また、特許文献２には、定電圧ダイオード（ツェナーダイオード）を用いて、ハイサイド側のノーマリーオン型のスイッチング素子に負電圧を供給する電力変換器が開示されている。

インターナショナル・レクティファイヤー・ジャパン アプリケーションノート ＡＮ−１１２０

特開２００７−２８８９９２号公報 特開２００６−３１４１５４号公報

ハイサイド側の回路に負電圧を供給する場合、ダイオードの極性の問題から、インバータ用ゲートドライバ回路で使用されるダイオードとコンデンサからなるブートストラップ回路を使用することができず、このため、非特許文献１には、ハイサイド側には絶縁された電源が必要と記載されている。

また、特許文献１では、ハイサイド側の内部電源回路は、上述の通り、高電圧側を高圧電源の＋端子と接続して構成されているため、高圧電源から電流が流れ込んでショートする危険性があり、当該ショート防止のため絶縁された電源である必要がある。また、ハイサイド側とローサイド側で夫々電源を必要とする。

更に、特許文献１では、スイッチング素子、コンデンサ、及びツェナーダイオードを用いてハイサイド側の電源を実現しているが、高い耐圧のツェナーダイオードを製造することは困難であり、電源電圧範囲の制限となっていた。

同様に、特許文献２で用いられている定電圧ダイオード（ツェナーダイオード）も耐圧の制限により、利用可能な電源電圧範囲の制限となっていた。

また、通常インバータ用半導体には逆電力損失やノイズを抑制するため、スイッチング素子に逆方向リカバリー電流の少ないＦＷＤ(free wheel diode)を並列接続する必要がある。ノーマリーオン型ＦＥＴにおいても、ユニポーラ動作をする横型デバイスでは自身に逆導通機能はあるものの、そのオフ時の低いゲート電圧（通常−１０Ｖ以下）によって逆導通立ち上り電圧の絶対値が大きくなるため、同様にＦＷＤを並列接続する必要があった。

これらの課題はドライバ回路の大型化、複雑化によるコストアップを招き、ワイドギャップ半導体を用いたドライバ回路の普及の妨げとなっていた。

本発明は、上記の状況に鑑み、回路の大型化、複雑化を招くことなくスイッチング素子の駆動に必要な負のゲート電圧を供給することが可能なドライバ回路を実現することをその目的とする。

上記目的を達成するための本発明に係るドライバ回路は、
入出力端子対の一端が第１の電源電圧に接続する第１トランジスタ、及び、入出力端子対の一端が前記第１の電源電圧より低い第２の電源電圧に接続する第２トランジスタを直列に接続して、前記第１トランジスタと第２トランジスタの間の中間ノードの電圧を出力するドライバ回路であって、
高圧側電源端子、及び、低圧側電源端子を有し、入力信号に基づき、前記第１トランジスタのオンオフを制御するための第１制御信号を前記第１トランジスタの制御端子に出力する第１の制御回路と、高圧側電源端子、及び、低圧側電源端子を有し、入力信号に基づき、前記第２トランジスタのオンオフを制御するための第２制御信号を前記第２トランジスタの制御端子に出力する第２の制御回路と、スイッチ素子と、前記第１の制御回路に供給する電源電圧を生成するコンデンサと、を備え、
前記コンデンサは、一端が前記第２の電源電圧より低い第３の電源電圧と前記スイッチ素子を介して接続され、他端が前記第１トランジスタの前記入出力端子の他端と接続され、
前記コンデンサの一端の電圧が、前記第１の制御回路の前記低圧側電源端子に供給され、前記第３の電源電圧が、前記第２の制御回路の前記低圧側電源端子に供給され、
前記第１の制御回路は、前記第１トランジスタをオフさせる場合、前記第１の制御回路の前記低圧側電源端子に供給される電圧を、前記第１制御信号として出力し、前記第２の制御回路は、前記第２トランジスタをオフさせる場合、前記第２の制御回路の前記低圧側電源端子に供給される電圧を、前記第２制御信号として出力し、
前記第２トランジスタがオン状態のとき、前記スイッチ素子がオン状態となるように制御されることを特徴とする。

上記特徴の本発明に係るドライバ回路は、更に、前記第１トランジスタが、ワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、前記第１の制御回路の前記高圧側電源端子が、前記第１トランジスタの前記入出力端子の他端と接続されることが好ましい。

上記特徴の本発明に係るドライバ回路は、更に、前記第２トランジスタが、ワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、前記第２の制御回路の前記高圧側電源端子が、前記第２の電源電圧と接続されることが好ましい。

尚、ここで、ワイドギャップ半導体とは、バンドギャップがシリコンよりも大きな半導体材料を指し、特に、例えば、ＳｉＣやＧａＮ、或いはダイヤモンド等に代表される、シリコンのバンドギャップが１．１２ｅＶであることから、バンドギャップがその２倍程度である２．２ｅＶ以上のバンドギャップを有するものをいう。

上記特徴の本発明に係るドライバ回路は、更に、前記スイッチ素子が、ＭＯＳＦＥＴで構成されていることが好ましい。

上記特徴の本発明に係るドライバ回路は、更に、前記第２制御信号に基づき、前記スイッチ素子のオンオフが制御されることが好ましい。

上記特徴の本発明に係るドライバ回路は、前記第２の制御回路に入力される前記入力信号と、当該入力信号の遅延信号との論理積の信号に基づき、前記スイッチ素子のオンオフが制御されることが好ましい。

上記特徴の本発明に係るドライバ回路は、前記第２の制御回路に入力される前記入力信号と、前記第２制御信号との論理積の信号に基づき、前記スイッチ素子のオンオフが制御されることが好ましい。

上記特徴の本発明に係るドライバ回路は、更に、前記第１トランジスタがノーマリーオン型のｎチャネルＦＥＴである場合に、前記第３の電源電圧が、前記第１制御信号の入力により前記第１トランジスタがオフ状態のとき、前記第１トランジスタの逆導通動作が可能な電圧に設定されていることが好ましい。

上記特徴の本発明に係るドライバ回路は、更に、前記第２トランジスタがノーマリーオン型のｎチャネルＦＥＴである場合に、前記第３の電源電圧が、前記第２制御信号の入力により前記第２トランジスタがオフ状態のとき、前記第２トランジスタの逆導通動作が可能な電圧に設定されていることが好ましい。

上記特徴の本発明に係るドライバ回路は、更に、前記第１トランジスタ又は前記第２トランジスタのうち少なくとも何れか一方の逆導通立ち上がり電圧が、−１．５Ｖ〜−３．０Ｖの範囲となるように、前記第３の電源電圧が設定されていることが好ましい。

上記特徴のドライバ回路に依れば、第３の電源電圧を介してローサイド側の制御回路（第２の制御回路）、及び第２トランジスタの制御端子に負のゲート電圧を供給するとともに、第２トランジスタがオン状態のときにオン状態となるスイッチ素子を介して第３の電源電圧を供給するコンデンサを充電し、ハイサイド側の制御回路（第１の制御回路）及び第１トランジスタに負のゲート電圧を供給することができる。

これにより、絶縁電源を別に設けることなくハイサイド側の回路に負電圧を供給することが可能となるため、ワイドギャップ半導体を用いたスイッチング素子の駆動制御を行うためのドライバ回路を容易に構成することができる。更に、当該ワイドギャップ半導体を用いたスイッチング素子の低オン抵抗、高速スイッチング特性を享受することができ、ドライバ回路の高速化、低消費電力化を図れる。

また、図７のノーマリーオン型ＦＥＴの逆導通特性（ドレイン側にソースに対して負の電圧Ｖｄｓを印加した場合にドレイン‐ソース間に流れる電流Ｉｄの変化）のゲート電圧Ｖｇｓ依存性に示すように、ＦＥＴの閾値電圧Ｖｔｈを−２．５Ｖ程度とした場合、オフ状態において印加するゲート電圧Ｖｇｓを−４Ｖ〜−５．５Ｖの範囲に設定することで、逆導通立ち上り電圧は−１．５Ｖ〜−３Ｖの範囲となる。従って、第１トランジスタ、あるいは第２トランジスタがノーマリーオン型のＦＥＴである場合に、想定されるノイズ等による電圧変動に対して当該トランジスタが逆導通動作可能となるように、第３の電源電圧、及び、当該第３の電源電圧を介して供給される負のゲート電圧を設定することができる。具体的には、−１．５Ｖ〜−３．０Ｖの範囲の絶対値の低い逆導通立ち上がり電圧で逆導通動作が可能となるように、第３の電源電圧、及び、当該第３の電源電圧を介して供給される負のゲート電圧を設定することができる。

このように、ノーマリーオン型のＦＥＴのオフ時の逆導通立ち上がり電圧の絶対値を低減できることにより、通常インバータ用スイッチング素子に並列接続する必要があるＦＷＤを具備することなく、本発明のドライバ回路で確実に逆導通動作を行わせることができる。

本発明に係るドライバ回路の構成例を示す回路図。 本発明に係るドライバ回路において、スイッチ素子としてＭＯＳＦＥＴを用いる場合の構成例を示す回路図。 本発明に係るドライバ回路の他の構成例を示す回路図。 本発明に係るドライバ回路の他の構成例を示す回路図。 ローサイド側入力制御信号とその遅延信号、及び、当該ローサイド側入力制御信号と当該遅延信号との論理積の信号の時間変化を示す波形図。 本発明に係るドライバ回路の他の構成例を示す回路図。 ノーマリーオン型ＦＥＴの逆導通特性を示す図。

〈第１実施形態〉
本発明の一実施形態に係るドライバ回路１の構成例を図１に示す。尚、以降の実施形態の説明に用いる図面では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。

図１の回路ブロック図に示すように、ドライバ回路１は、ハイサイド側の第１の制御回路１１、ローサイド側の第２の制御回路１２、コンデンサ１３、制御回路電源１４、スイッチ素子３０、ドレイン（入出力端子対の一端）が高圧電源５から供給される正電圧ＶＤＤ（第１の電源電圧）と接続する第１トランジスタ２１、ソース（入出力端子対の一端）が接地電位ＶＳＳ（第２の電源電圧）と接続する第２トランジスタ２２を備えてなり、第１トランジスタ２１のソース（入出力端子対の他端）を第２トランジスタ２２のドレイン（入出力端子対の他端）と接続することで、第１トランジスタ２１と第２トランジスタ２２が直列に接続されたハーフブリッジ回路を構成している。第１トランジスタ２１、及び、第２トランジスタ２２は夫々、閾値電圧Ｖｔｈが−３Ｖ程度のワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴである。正電圧ＶＤＤは、例えば、４００Ｖ程度である。

制御回路電源１４は、制御回路電源１４の＋端子が接地電位ＶＳＳと接続され、これにより制御回路電源１４の−端子側の電位がＶＳＳに対して負の電圧ＶＥＥ（第３の電源電圧）となる。当該負電圧ＶＥＥは第２の制御回路１２の低圧側電源端子１２ｂに供給され、第２トランジスタ２２をオフ制御するために利用される。当該負電圧ＶＥＥは、第１トランジスタ２１および第２トランジスタ２２の負の閾値電圧Ｖｔｈよりも低く、例えば、−１０Ｖ程度である。

ハイサイド側の第１の制御回路１１は、高圧側電源端子１１ａ、及び、低圧側電源端子１１ｂを有し、ハイサイド側入力制御信号２に基づき、第１トランジスタ２１のオンオフを制御するための第１制御信号６を生成し、第１トランジスタ２１のゲートに出力する。具体的には、例えば、第１トランジスタ２１をオン制御する場合、高圧側電源端子１１ａの電圧を第１トランジスタ２１をオンさせるための制御信号６として、第１トランジスタ２１のゲートに出力し、第１トランジスタ２１をオフ制御する場合、低圧側電源端子１１ｂの電圧を、第１トランジスタ２１をオフさせるための制御信号６として、第１トランジスタ２１のゲートに出力する。

ローサイド側の第２の制御回路１２は、高圧側電源端子１２ａ、及び、低圧側電源端子１２ｂを有し、ローサイド側入力制御信号３に基づき、第２トランジスタ２２のオンオフを制御するための第２制御信号７を生成し、第２トランジスタ２２のゲートに出力する。具体的には、例えば、第２トランジスタ２２をオン制御する場合、高圧側電源端子１２ａの電圧を、第２トランジスタ２２をオンさせるための制御信号７として、第２トランジスタ２２のゲートに出力し、第２トランジスタ２２をオフ制御する場合、低圧側電源端子１２ｂの電圧を、第２トランジスタ２２をオフさせるための制御信号７として、第２トランジスタ２２のゲートに出力する。

コンデンサ１３は、一端が負電圧ＶＥＥとスイッチ素子３０を介して接続されるとともに、他端が第１トランジスタ２１のソース、即ち、第１トランジスタ２１と第２トランジスタ２２の接続ノードと接続されている。また、コンデンサ１３の一端は、第１の制御回路１１の低圧側電源端子１１ｂとも接続されている。

スイッチ素子３０は、ローサイド側入力制御信号３に基づき制御され、第２トランジスタ２２がオン、即ち、ドライバ回路１の出力端子４の電位がＶＳＳに最も近づくタイミングでオンされる。そして、第２トランジスタ２２がオフされるタイミングでオフされる。

スイッチ素子３０がオンのとき、第１トランジスタ２１がオフ、第２トランジスタ２２がオンであるので、制御回路電源１４からスイッチ素子３０および第２トランジスタ２２を介した電流がコンデンサ１３に流れ、コンデンサ１３は、高圧側電源端子１１ａと接続する側が＋側、低圧側電源端子１１ｂと接続する側が−側となるように充電される。このとき、第１トランジスタ２１をオフ状態に維持するための負のゲート電圧として、制御回路電源１４の負電圧ＶＥＥが、スイッチ素子３０、低圧側電源端子１１ｂを介して第１トランジスタ２１の制御端子に入力されている。

その後、第１トランジスタ２１がオン、第２トランジスタ２２及びスイッチ素子３０がオフとなるように、ハイサイド側入力制御信号２、及び、ローサイド側入力制御信号３に基づき、第１トランジスタ２１、第２トランジスタ２２、及び、スイッチ素子３０のオンオフが制御される。第１トランジスタ２１および第２トランジスタ２２は、夫々、ノーマリーオン型のｎチャネルＦＥＴであるので、高圧側電源端子の電圧としてソース端の電圧がゲートに印加されることで、各トランジスタはオン状態となる。このとき、第１トランジスタ２１がオンであることにより、出力端子４の電位は正電圧ＶＤＤ近くまで上昇する。

一方で、このとき、第２トランジスタ２２及びスイッチ３０がオフであるので、コンデンサ１３は制御回路電源１４と切り離され、第１の制御回路１１の電源として機能する。コンデンサ１３の＋側の電位は第１トランジスタ２１と第２トランジスタ２２の間の接続ノードの電位（即ち、出力端子４の電位）であり、−側の電位は当該接続ノードの電位よりも低くなるので、第１トランジスタ２１のゲートに当該接続ノードの電位よりも低い電圧を供給することができ、結果、その後のスイッチングにおいて第１トランジスタ２１を確実にオフにすることができる。

図２は本発明に係るドライバ回路１において、スイッチ素子３０をｎチャネルＭＯＳＦＥＴ３１で実現した場合の構成例を示す回路図である。図２に示すドライバ回路１ａは、スイッチ素子３０をＭＯＳＦＥＴ３１に置き換えることで、より高速でのスイッチングに対応でき、ドライバ回路の高速化が可能となる。尚、図２において、ＭＯＳＦＥＴ３１の一端は接地電圧ＶＳＳより低い負電圧ＶＥＥに接続されているため、ローサイド側入力制御信号３として、ＶＥＥを基準としてＭＯＳＦＥＴ３１の閾値電圧より高い電圧がＭＯＳＦＥＴ３１のゲートに入力されるとＭＯＳＦＥＴ３１がオンし、ＶＥＥを基準として当該閾値電圧より低い電圧がＭＯＳＦＥＴ３１のゲート端子に入力されるとＭＯＳＦＥＴ３１がオフする。尚、スイッチ素子３０としては、ＭＯＳＦＥＴに限らず、バイポーラトランジスタを用いることができるし、ワイドギャップ半導体で構成した素子を用いることができることは言うまでもない。

図３は、スイッチ素子３０をＭＯＳＦＥＴ３１で実現した図２のドライバ回路１ａにおいて、ＭＯＳＦＥＴ３１をオンオフするための制御信号を第２の制御回路１２の出力端子から供給するように構成したものである。即ち、図３に示すドライバ回路１ｂは、ローサイド側入力制御信号３の第２の制御回路１２内で生じる信号遅延を考慮し、第２トランジスタ２２がオン（オフ）となるタイミングでＭＯＳＦＥＴ３１がオン（オフ）となるように構成されている。

これにより、第１トランジスタ２１がオンで、第２トランジスタ２２がオフの状態から、第２トランジスタがオンに切り替わるよりも前に、ＭＯＳＦＥＴ３１がオンになるのを防ぎ、出力端子４の電位が高い状態でＭＯＳＦＥＴ３１がオンになるのを防ぐことができる。

ＭＯＳＦＥＴ３１がオンになると、コンデンサ１３の一端および第１の制御回路１１の低圧側電源端子１１ｂには負電圧ＶＥＥが、コンデンサ１３の他端および第１の制御回路１１の高圧側電源端子１１ａには出力端子４の電圧が、夫々印加される。ここで、第１トランジスタがオン状態のときにＭＯＳＦＥＴ３１がオン状態のままとした場合、出力端子４の電圧は、最悪の場合ＶＤＤまで上昇し、コンデンサ１３の両端および第１の制御回路１１に想定外の高電圧が印加される虞がある。

しかしながら、図３に示すドライバ回路１ｂでは、第１トランジスタ２１がオン、即ち、出力端子４の電圧が高い状態でＭＯＳＦＥＴ３１がオンになるのを確実に防ぐことができるため、これによりコンデンサ１３として耐圧が低いものを利用でき、第１の制御回路１１が動作しなくなるのを抑止することができる。

図４は本発明に係るドライバ回路を実現する別の実施形態を示す回路図であり、図５はその動作における信号波形図である。図４に示すドライバ回路１ｃは、ローサイド側入力制御信号３（図５（ａ））と、遅延回路８を経由した当該ローサイド側入力制御信号３の遅延信号（図５（ｂ））をＡＮＤ回路９で論理積をとり、当該論理積の信号（図５（ｃ））を、ＭＯＳＦＥＴ３１をオンオフするための制御信号として、ＭＯＳＦＥＴ３１のゲートに入力する。遅延回路８による遅延時間は、ローサイド側入力制御信号３の第２の制御回路１２内で生じる信号遅延時間と等しいか、或いは当該信号遅延時間より長くなるように設定されている。

このようにすることで、確実に出力端子４の電圧が低い状態でＭＯＳＦＥＴ３１をオンさせることができ、且つ、ローサイド側入力制御信号３に第２トランジスタ２２をオフさせる制御信号が入力された場合は直ちにＭＯＳＦＥＴ３１がオフされる。従って、出力端子４の電圧が高い状態でＭＯＳＦＥＴ３１がオンすることを確実に防ぐことが可能になる。

図６は本発明に係るドライバ回路を実現する更に別の実施形態を示す回路図であり、図６に示すドライバ回路１ｄは、ローサイド側入力制御信号３と、第２の制御回路１２の出力信号（第２制御信号７）の論理積をとり、当該論理積の信号をＭＯＳＦＥＴ３１をオンオフするための制御信号として、ＭＯＳＦＥＴ３１のゲート端子に入力する。

上記ドライバ回路１ｄは、上述のドライバ回路１ｃと同様、出力端子４の電圧が高い状態でＭＯＳＦＥＴ３１がオンすることを確実に防ぐことができる。

上記ドライバ回路１、並びにドライバ回路１ａ〜１ｄでは、第２の制御回路１２、及び、第２トランジスタ２２のゲートに負電圧ＶＥＥを供給するとともに、第２トランジスタがオン状態のときにオン状態となるスイッチ素子３０（ＭＯＳＦＥＴ３１）を介してコンデンサ１３を充電し、第１の制御回路１１、及び、第１トランジスタ２１に負電圧を供給することができ、制御回路電源１４の他に絶縁電源を別途設けることなく第１トランジスタ２１をオフさせるための負電圧を供給することが可能となる。

尚、上記実施形態では、第１トランジスタ２１及び第２トランジスタ２２がワイドギャップ半導体で構成されるノーマリーオン型のＦＥＴである場合について詳細に説明した。第１トランジスタ２１及び第２トランジスタ２２が、閾値電圧が２Ｖ程度のノーマリーオフ型のＦＥＴの場合、第１トランジスタ２１及び第２トランジスタ２２をオンさせるためには、トランジスタのソースと接続される高圧側電源端子１１ａ（１２ａ）の電圧を少なくともトランジスタの閾値電圧以上昇圧するための電源回路を別に設け、当該昇圧された電圧をゲート端子への入力とする。

〈第２実施形態〉
また、図７は、ノーマリーオン型ＦＥＴの閾値電圧Ｖｔｈを−２．５Ｖとした場合の当該ＦＥＴの逆導通特性（ドレイン側にソースに対して負の電圧Ｖｄｓを印加した場合にドレイン‐ソース間に流れる電流Ｉｄの変化）のゲート電圧Ｖｇｓ依存性を示すグラフであり、左から、Ｖｇｓを−５Ｖから＋０．５Ｖステップで増加させた場合の特性の変化を示す。

図７から、閾値電圧Ｖｔｈが−２．５Ｖ程度の場合、オフ状態において印加するゲート電圧Ｖｇｓが−５．０Ｖ、−４．５Ｖ、−４．０Ｖのとき、逆導通状態となる逆導通立ち上り電圧は、夫々、−２．５Ｖ、−２．０Ｖ、−１．５Ｖとなる。本実施形態では、第１トランジスタ２１、あるいは第２トランジスタ２２がノーマリーオン型のＦＥＴである場合、当該逆導通立ち上がり電圧が−１．５Ｖ〜−３．０Ｖの範囲となるように、第３の電源電圧の値を調整する。即ち、第３の電源電圧ＶＥＥを介して供給されるゲート電圧Ｖｇｓが−５．０Ｖ〜−４．０Ｖの範囲となるように、第３の電源電圧ＶＥＥを、−５．０Ｖ〜−４．０Ｖの範囲に設定する。

これにより、第１トランジスタ２１、あるいは第２トランジスタ２２は、ノーマリーオン型のＦＥＴを用いた場合であっても、−１．５Ｖ〜−３．０Ｖの範囲の絶対値が低減された逆導通立ち上がり電圧で逆導通動作が可能となる。

インバータ用に通常用いられるＦＷＤの順方向電圧が１．５Ｖ〜３．０Ｖ程度であるので、このような構成とすることで、本発明のドライバ回路１（１ａ〜１ｄ）を用いて、通常インバータ用スイッチング素子に並列接続する必要があるＦＷＤを具備することなく、確実に逆導通動作を行わせることが可能になる。

本発明は、スイッチング素子の制御端子に制御のための電圧を供給するドライバ回路に利用可能であり、特に、ＧａＮやＳｉＣなどのワイドバンドギャップ半導体を用いたスイッチング素子の制御に本発明のドライバ回路を使用することにより、簡単な回路構成で、ノーマリーオン特性を有するスイッチング素子、或いは、閾値電圧が２Ｖ程度の低いノーマリーオフ特性を有するスイッチング素子に対し当該スイッチング素子をオフするための負電圧を供給することが可能になる。

１，１ａ〜１ｄ： 本発明に係るドライバ回路
２： ハイサイド側入力制御信号
３： ローサイド側入力制御信号
４： 出力端子
５： 高圧電源
６： 第１制御信号
７： 第２制御信号
８： 遅延回路
９： ＡＮＤ回路
１１： 第１の制御回路（ハイサイド側）
１１ａ： 高圧側電源端子
１１ｂ： 低圧側電源端子
１２： 第２の制御回路（ローサイド側）
１２ａ： 高圧側電源端子
１２ｂ： 低圧側電源端子
１３： コンデンサ
１４： 制御回路電源
２１： 第１トランジスタ
２２： 第２トランジスタ
３０： スイッチ素子
３１： ＭＯＳＦＥＴ
ＶＤＤ： 正電圧（第１の電源電圧）
ＶＳＳ： 接地電位（第２の電源電圧）
ＶＥＥ： 負電圧（第３の電源電圧）

Claims (10)

1. 入出力端子対の一端が第１の電源電圧に接続する第１トランジスタ、及び、入出力端子対の一端が前記第１の電源電圧より低い第２の電源電圧に接続する第２トランジスタを直列に接続して、前記第１トランジスタと第２トランジスタの間の中間ノードの電圧を出力するドライバ回路であって、
   高圧側電源端子、及び、低圧側電源端子を有し、入力信号に基づき、前記第１トランジスタのオンオフを制御するための第１制御信号を前記第１トランジスタの制御端子に出力する第１の制御回路と、
   高圧側電源端子、及び、低圧側電源端子を有し、入力信号に基づき、前記第２トランジスタのオンオフを制御するための第２制御信号を前記第２トランジスタの制御端子に出力する第２の制御回路と、
   スイッチ素子と、
   前記第１の制御回路に供給する電源電圧を生成するコンデンサと、を備え、
   前記コンデンサは、一端が前記第２の電源電圧より低い第３の電源電圧と前記スイッチ素子を介して接続され、他端が前記第１トランジスタの前記入出力端子の他端と接続され、
   前記コンデンサの一端の電圧が、前記第１の制御回路の前記低圧側電源端子に供給され、
   前記第３の電源電圧が、前記第２の制御回路の前記低圧側電源端子に供給され、
   前記第１の制御回路は、前記第１トランジスタをオフさせる場合、前記第１の制御回路の前記低圧側電源端子に供給される電圧を、前記第１制御信号として出力し、
   前記第２の制御回路は、前記第２トランジスタをオフさせる場合、前記第２の制御回路の前記低圧側電源端子に供給される電圧を、前記第２制御信号として出力し、
   前記第２トランジスタがオン状態のとき、前記スイッチ素子がオン状態となるように制御されることを特徴とするドライバ回路。
2. 前記第１トランジスタが、ワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、
   前記第１の制御回路の前記高圧側電源端子が、前記第１トランジスタの前記入出力端子の他端と接続されることを特徴とする請求項１に記載のドライバ回路。
3. 前記第２トランジスタが、ワイドギャップ半導体で構成されるノーマリーオン型のｎチャネルＦＥＴであり、
   前記第２の制御回路の前記高圧側電源端子が、前記第２の電源電圧と接続されることを特徴とする請求項１または２に記載のドライバ回路。
4. 前記スイッチ素子が、ＭＯＳＦＥＴで構成されていることを特徴とする請求項１〜３の何れか一項に記載のドライバ回路。
5. 前記第２制御信号に基づき、前記スイッチ素子のオンオフが制御されることを特徴とする請求項４に記載のドライバ回路。
6. 前記第２の制御回路に入力される前記入力信号と、当該入力信号の遅延信号との論理積の信号に基づき、前記スイッチ素子のオンオフが制御されることを特徴とする請求項４に記載のドライバ回路。
7. 前記第２の制御回路に入力される前記入力信号と、前記第２制御信号との論理積の信号に基づき、前記スイッチ素子のオンオフが制御されることを特徴とする請求項４に記載のドライバ回路。
8. 前記第１トランジスタが、ノーマリーオン型のｎチャネルＦＥＴであり、
   前記第３の電源電圧が、前記第１制御信号の入力により前記第１トランジスタがオフ状態のとき、前記第１トランジスタの逆導通動作が可能な電圧に設定されていることを特徴とする請求項１〜７の何れか一項に記載のドライバ回路。
9. 前記第２トランジスタが、ノーマリーオン型のｎチャネルＦＥＴであり、
   前記第３の電源電圧が、前記第２制御信号の入力により前記第２トランジスタがオフ状態のとき、前記第２トランジスタの逆導通動作が可能な電圧に設定されていることを特徴とする請求項１〜８の何れか一項に記載のドライバ回路。
10. 前記第１トランジスタ又は前記第２トランジスタのうち少なくとも何れか一方の逆導通立ち上がり電圧が、−１．５Ｖ〜−３．０Ｖの範囲となるように、前記第３の電源電圧が設定されていることを特徴とする請求項８または９に記載のドライバ回路。
    

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