JP7338139B2 - スイッチング制御回路、電源回路 - Google Patents

Description

本発明は、スイッチング制御回路、および電源回路に関する。

パワートランジスタがスイッチングされると、パワートランジスタのスイッチノードにリンギングが発生することがある（例えば、特許文献１）。

特開２００５－３２２８８４号公報

例えば、特許文献１では、スイッチノードであるゲート電極のリンギングを抑制するために、ゲート抵抗が設けられている。しかしながら、このような場合、ゲート抵抗で電力が消費されるため、パワートランジスタをスイッチングする際の損失が問題となる。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、パワートランジスタのスイッチング損失を低減しつつ、リンギングを抑制することができるスイッチング制御回路を提供することにある。

前述した課題を解決する主たる本発明は、制御信号がパワートランジスタをオンさせるための一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルに応じた速度で前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記パワートランジスタをオフさせるための他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、を備えることを特徴とするスイッチング制御回路である。

本発明によれば、パワートランジスタのスイッチング損失を低減しつつ、リンギングを抑制することができるスイッチング制御回路を提供することができる。

スイッチング電源回路１０の一例を示す図である。 制御回路２４の一例を示す図である。 電圧生成回路５４及びクランプ回路５５の一例を示す図である。 電圧Ｖｘの波形の一例を示す図である。 駆動回路５６の一例を示す図である。 パワートランジスタ２５がオンする際の駆動回路５６の主要なノードの波形を示す図である。 パワートランジスタ２５がオフする際の駆動回路５６の主要なノードの波形を示す図である。 制御回路３００の一例を示す図である。 制御回路３０１の一例を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝本実施形態＝＝＝
＜＜＜スイッチング電源回路１０の概要＞＞＞
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。スイッチング電源回路１０は、商用電源の交流電圧Ｖａｃから所望の出力電圧Ｖｏｕｔを生成するフライバック方式の電源回路であり、全波整流回路２０、コンデンサ２１～２３、制御回路２４、パワートランジスタ２５、抵抗２６、トランス２７、ダイオード２８，２９、電圧検出回路３０、及びフォトカプラ３１を含んで構成される。

全波整流回路２０は、入力される交流電圧Ｖａｃを全波整流して出力し、コンデンサ２１は、全波整流回路２０からの出力を平滑化し、電圧Ｖｒｅｃを生成する。

制御回路２４（スイッチング制御回路）は、出力電圧Ｖｏｕｔのレベルが所望レベルとなるよう、パワートランジスタ２５のスイッチングを制御する集積回路である。また、制御回路２４は、いわゆる電流モードのスイッチング制御回路である。このため、制御回路２４は、トランス２７の一次コイルＬ１に流れる電流、及び出力電圧Ｖｏｕｔに基づいて、パワートランジスタ２５のスイッチングを行う。なお、制御回路２４の詳細については後述する。

パワートランジスタ２５は、例えばスイッチング電源回路１０の負荷（不図示）の電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、パワートランジスタ２５は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。パワートランジスタ２５は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。

抵抗２６は、トランス２７の一次コイルＬ１及びパワートランジスタ２５に流れる電流を検出すべく、パワートランジスタ２５のソース電極とグランドとの間に設けられた抵抗である。なお、抵抗２６は、一次コイルＬ１等に流れる電流の電流値を示す電圧Ｖｒを生成する。

トランス２７は、一次コイルＬ１、二次コイルＬ２、補助コイルＬ３を備えており、一次コイルＬ１及び補助コイルＬ３と、二次コイルＬ２との間は絶縁されている。トランス２７においては、一次コイルＬ１の両端の電圧の変化に応じて、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生する。本実施形態における一次コイルＬ１は、一端に電圧Ｖｒｅｃが印加され、他端はパワートランジスタ２５のドレイン電極に接続されている。したがって、パワートランジスタ２５のスイッチングが開始されると、二次コイルＬ２と補助コイルＬ３の夫々の両端に電圧が発生することになる。

ダイオード２８は、トランス２７の補助コイルＬ３からの電流を整流し、コンデンサ２２に供給する。したがって、パワートランジスタ２５のスイッチングが開始されると、コンデンサ２２は、ダイオード２８からの電流により充電される。なお、詳細は省略するが、制御回路２４は、電圧Ｖｒｅｃに基づいて起動し、起動後は、コンデンサ２２に充電される電圧Ｖｃｃ（以降、電源電圧Ｖｃｃとする。）に基づいて動作する。

ダイオード２９は、トランス２７の二次コイルＬ２からの電流を整流し、コンデンサ２３に供給する。コンデンサ２３は、ダイオード２９からの電流により充電されるため、コンデンサ２３の端子間には出力電圧Ｖｏｕｔが発生する。なお、本実施形態では、パワートランジスタ２５がオンする時間が長くなると、出力電圧Ｖｏｕｔが高くなるよう、一次コイルＬ１及び二次コイルＬ２の巻き数や極性が定められている。

電圧検出回路３０は、コンデンサ２３の充電電圧である出力電圧Ｖｏｕｔを検出し、出力電圧Ｖｏｕｔに応じた信号を出力する。

フォトカプラ３１は、入力と出力との間を電気的に絶縁しつつ、電圧検出回路３０からの信号に基づいて、出力電圧Ｖｏｕｔのレベルに応じた電圧Ｖｐｃを出力する。具体的には、フォトカプラ３１は、出力電圧Ｖｏｕｔのレベルが高くなるに従い上昇し、出力電圧Ｖｏｕｔのレベルが低くなるに従い低下する電圧Ｖｐｃを出力する。

なお、本実施形態のスイッチング電源回路１０において、交流電圧Ｖａｃが印加される１次側の回路のグラントと、出力電圧Ｖｏｕｔが生成される２次側の回路のグランドとは、異なっている。

＜＜＜制御回路２４の構成について＞＞＞
図２は、制御回路２４の構成の一例を示す図である。制御回路２４は、帰還電圧生成回路５０、コンパレータ５１、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、及び駆動回路５６を含んで構成される。なお、制御回路２４には、パワートランジスタ２５や抵抗２６等の夫々の部品に接続される端子（不図示）が設けられているが、ここでは省略されている。

帰還電圧生成回路５０は、フォトカプラ３１からの電圧Ｖｐｃに応じた帰還電圧Ｖｆｂを生成する。具体的には、帰還電圧生成回路５０は、電圧Ｖｐｃが上昇すると低下し、電圧Ｖｐｃが低下すると上昇する帰還電圧Ｖｆｂを生成する。

コンパレータ５１は、帰還電圧Ｖｆｂと、電圧Ｖｒとを比較し、比較結果に応じた電圧Ｖｃｏｍｐを出力する。具体的には、コンパレータ５１は、電圧Ｖｒが帰還電圧Ｖｆｂより低い場合、ローレベル（以下、“Ｌ”レベルとする。）の電圧Ｖｃｏｍｐを出力し、電圧Ｖｒが帰還電圧Ｖｆｂより高い場合、ハイレベル（以下、“Ｈ”レベルとする。）の電圧Ｖｃｏｍｐを出力する。また、発振回路５２は、所定周波数のクロック信号Ｓｃｌｋ（矩形波）を出力する。

ＳＲフリップフロップは、クロック信号Ｓｃｌｋと、電圧Ｖｃｏｍｐとに基づいて、パワートランジスタ２５をオンオフするための信号を出力する。具体的には、ＳＲフリップフロップ５３のＳ入力には、クロック信号Ｓｃｌｋが入力され、Ｒ入力には、電圧Ｖｃｏｍｐが入力される。このため、ＳＲフリップフロップ５３のＱ出力は、クロック信号Ｓｃｌｋが“Ｈ”レベルとなる所定周期毎に“Ｈ”レベルとなる。

一方、電圧Ｖｃｏｍｐが“Ｈ”レベルになると、ＳＲフリップフロップ５３のＱ出力は、“Ｌ”レベルとなる。なお、ＳＲフリップフロップ５３のＱＢ出力からは、Ｑ出力の論理レベルが反転した信号が出力される。また、本実施形態では、ＳＲフリップフロップ５３のＱ出力の電圧及びＱＢ出力の電圧のそれぞれを、電圧Ｖｉｎ，Ｖｉｎｂとする。

電圧生成回路５４は、所定のタイミング信号Ｓ１に基づいて、駆動回路５６で用いられる電圧Ｖｘを生成し、クランプ回路５５は、所定のタイミング信号Ｓ２に基づいて、電圧Ｖｘをクランプする。なお、タイミング信号Ｓ１，Ｓ２、電圧生成回路５４及びクランプ回路５５の詳細については後述する。

駆動回路５６は、電圧Ｖｉｎ，Ｖｉｎｂに基づいて、パワートランジスタ２５のスイッチングを制御する。具体的には、駆動回路５６は、電圧Ｖｉｎが“Ｈ”レベル、電圧Ｖｉｎｂが“Ｌ”レベル（以下、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｈ”，“Ｌ”）とする。）になると、パワートランジスタ２５をオンし、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｌ”，“Ｈ”）になると、パワートランジスタ２５をオフする。詳細は後述するが、本実施形態の駆動回路５６は、電圧Ｖｉｎ（制御信号）が“Ｈ”レベル（一方の論理レベル）になると、電圧生成回路５４からの電圧Ｖｘに応じた速度でパワートランジスタ２５のゲート電極（制御電極）の電圧Ｖｄｒを上昇させる。

＜＜＜制御回路２４の動作の概要について＞＞＞
ここで、制御回路２４の動作の概要について説明する。まず、発振回路５２からのクロック信号Ｓｃｌｋが“Ｈ”レベルになると、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｈ”，“Ｌ”）となるため、パワートランジスタ２５がオンする。これにより、抵抗２６の電圧Ｖｒが上昇し、電圧Ｖｒが帰還電圧Ｖｆｂより高くなると、ＳＲフリップフロップ５３がリセットされる。この結果、（Ｖｉｎ，Ｖｉｎｂ）＝（“Ｌ”，“Ｈ”）となり、パワートランジスタ２５がオフする。なお、制御回路２４がパワートランジスタ２５をオン、またはオフする際の詳細な動作については後述する。

ところで、上述のように、本実施形態では、出力電圧Ｖｏｕｔが所望レベルより高いと、帰還電圧Ｖｆｂは低下する。このような場合には、クロック信号Ｓｃｌｋが“Ｈ”レベルとなってから、電圧Ｖｒが上昇して帰還電圧Ｖｆｂとなるまでの時間は短くなる。したがって、出力電圧Ｖｏｕｔが所望レベルより高い場合、パワートランジスタ２５がオンされる時間は短くなるため、出力電圧Ｖｏｕｔは低下する。

一方、出力電圧Ｖｏｕｔが所望レベルより低いと、帰還電圧Ｖｆｂは上昇する。このような場合には、クロック信号Ｓｃｌｋが“Ｈ”レベルとなってから、電圧Ｖｒが上昇して帰還電圧Ｖｆｂとなるまでの時間は長くなる。したがって、出力電圧Ｖｏｕｔが所望レベルより低い場合、パワートランジスタ２５がオンされる時間は長くなるため、出力電圧Ｖｏｕｔは上昇する。この様に、制御回路２４は、出力電圧Ｖｏｕｔが所望のレベルとなるよう、パワートランジスタ２５をスイッチングする。

＜＜＜電圧生成回路５４及びクランプ回路５５の構成＞＞＞
図３は、電圧生成回路５４及びクランプ回路５５の一例を示す図である。電圧生成回路５４は、入力されるタイミング信号Ｓ１の論理レベルに基づいて、電圧Ｖｘを生成する回路であり、ＮＭＯＳトランジスタ７０，７１、及びＰＭＯＳトランジスタ７２を含む。なお、タイミング信号Ｓ１，Ｓ２は、駆動回路５６で生成される信号である。

ＮＭＯＳトランジスタ７０のゲート電極は、ＰＭＯＳトランジスタ７２のゲート電極に接続されている。また、ＮＭＯＳトランジスタ７０のドレイン電極と、ＰＭＯＳトランジスタ７２のドレイン電極との間には、ＮＭＯＳトランジスタ７１が設けられている。このため、ＮＭＯＳトランジスタ７０及びＰＭＯＳトランジスタ７２は、ＮＭＯＳトランジスタ７１がオンの際に動作するインバータを構成する。なお、本実施形態では、ＮＭＯＳトランジスタ７０のドレイン電極と、ＮＭＯＳトランジスタ７１のソース電極と、が接続されたノードを、ノードＸとする。

クランプ回路５５は、入力されるタイミング信号Ｓ２が“Ｌ”レベルから“Ｈ”レベルになると、ノードＸ（所定ノード）の電圧Ｖｘをクランプする回路である。クランプ回路５５は、バイアス電流源８０、ＰＭＯＳトランジスタ８１～８４、ＮＭＯＳトランジスタ９０～９２、ダイオードＤ１～Ｄ３を含んで構成される。

バイアス電流源８０は、ダイオード接続されたＰＭＯＳトランジスタ８１に対し、所定のバイアス電流Ｉｂ１を流す回路である。また、ＰＭＯＳトランジスタ８１と、ＰＭＯＳトランジスタ８２とは、カレントミラー回路を構成する。さらに、ＰＭＯＳトランジスタ８２のドレイン電極には、ダイオードＤ１～Ｄ３が接続されている。このため、ダイオードＤ１～Ｄ３には、少なくとも、バイアス電流Ｉｂ１に応じたバイアス電流Ｉｂ２が供給される。なお、バイアス電流源８０、ＰＭＯＳトランジスタ８１，８２は、バイアス電流回路に相当する。

ＰＭＯＳトランジスタ８３と、ＰＭＯＳトランジスタ８１とはカレントミラー回路を構成し、ＰＭＯＳトランジスタ８３と、ダイオードＤ１～Ｄ３との間には、ＮＭＯＳトランジスタ９０，９１が設けられている。

ＮＭＯＳトランジスタ９０と、ＮＭＯＳトランジスタ７１とは、カレントミラー回路を構成し、ＰＭＯＳトランジスタ８４は、ダイオード接続されたＮＭＯＳトランジスタ９０のゲート電極をプルアップするためのトランジスタである。また、ＮＭＯＳトランジスタ９０及びＮＭＯＳトランジスタ９１が接続されるノードＹと、ノードＸとの間には、ＮＭＯＳトランジスタ９２が設けられている。

ここで、ＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ９１，９２は、クランプ回路５５を動作させるか否か（電圧Ｖｘをクランプさせるか否か）を定めるためのトランジスタである。具体的には、ＰＭＯＳトランジスタ８４がオフし、ＮＭＯＳトランジスタ９１，９２（スイッチ）がオンすると、電圧Ｖｘは、ダイオードＤ１のアノードの電圧Ｖｆになる。

なお、ダイオード接続されたＮＭＯＳトランジスタ９０は、電圧Ｖｘを精度良く、電圧Ｖｆにクランプさせるために設けられている。また、本実施形態のダイオードＤ１～Ｄ３の順方向電圧は、例えば０．７Ｖであるため、電圧Ｖｆは約２．１Ｖになる。

＜＜＜電圧生成回路５４及びクランプ回路５５の動作＞＞＞
図３，４を参照しつつ、電圧生成回路５４及びクランプ回路５５の動作について説明する。なお、時刻ｔ０より前では、タイミング信号Ｓ１は“Ｈ”レベルであるため、電圧生成回路５４のＮＭＯＳトランジスタ７０はオンし、ＰＭＯＳトランジスタ７２はオフしている。このため電圧Ｖｘは、ゼロボルト（“Ｌ”レベル）である。また、この際、タイミング信号Ｓ２は“Ｌ”レベルであるため、クランプ回路５５のＮＭＯＳ９１，９２はオフしている。したがって、このタイミングでは、クランプ回路５５は動作しておらず、電圧Ｖｘがクランプされることはない。

時刻ｔ０にタイミング信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに変化すると、電圧生成回路５４のＮＭＯＳトランジスタ７０はオフし、ＰＭＯＳトランジスタ７２はオンする。この際、“Ｌ”レベルのタイミング信号Ｓ２に基づいて、ＰＭＯＳトランジスタ８４はオンしているため、ＮＭＯＳトランジスタ７１もオンしている。このため、ＮＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２はともにオンとなるため、電圧Ｖｘは、駆動回路の５６の電源電圧Ｖｃｃの電圧レベルとなるよう上昇する。

つぎに、時刻ｔ１にタイミング信号Ｓ２が“Ｈ”レベルになると、クランプ回路５５のＮＭＯＳトランジスタ９１，９２がオンし、ＰＭＯＳトランジスタ８４がオフする。この結果、上述のように、ノードＸの電圧Ｖｘは、クランプ回路５５によりクランプされ、所定のクランプ電圧である電圧Ｖｆとなるよう低下する。

なお、本実施形態では、電圧Ｖｘがクランプされる前からダイオードＤ１～Ｄ３にバイアス電流Ｉｂ２が供給されている。このため、ＮＭＯＳトランジスタ９１，９２がオンした際には、ダイオードＤ１のアノードの電圧が電圧Ｖｆとなっているため、短時間で電圧Ｖｘを電圧Ｖｆのレベルまで低下させることができる。

＜＜＜駆動回路５６の構成＞＞＞
図５は、駆動回路５６の一例を示す図である。駆動回路５６は、タイミング信号Ｓ１，Ｓ２を生成するとともに、電圧Ｖｉｎ，Ｖｉｎｂ，Ｖｘに基づいて、パワートランジスタ２５を駆動する回路である。駆動回路５６は、貫通電流防止回路１００、ＮＭＯＳ駆動回路１０１、ＰＭＯＳ駆動回路１０２、ＮＭＯＳトランジスタ１０３、及びＰＭＯＳトランジスタ１０４を含んで構成される。なお、本実施形態で、電源電圧Ｖｃｃは、駆動回路の５６を動作させる電圧である。

貫通電流防止回路１００（論理回路）は、パワートランジスタ２５を駆動するＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４に貫通電流が流れないよう、夫々のスイッチングタイミングを調整する回路である。なお、ここで、「貫通電流」とは、ＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４が同時にオンした際に両者に流れる電流である。貫通電流防止回路１００は、ＮＭＯＳトランジスタ２００，２０１、ＰＭＯＳトランジスタ２０２～２０５、及びインバータ２１０を含んで構成される。なお、電圧Ｖｉｎ，Ｖｉｎｂの夫々は、ＮＭＯＳトランジスタ２００，２０１のゲート電極に印加される。

ここで、本実施形態では、ＮＭＯＳトランジスタ２００と、ＰＭＯＳトランジスタ２０２とが接続されたノードの電圧を、電圧Ｖａ１とし、ＮＭＯＳトランジスタ２０１と、ＰＭＯＳトランジスタ２０３とが接続されたノードの電圧を、電圧Ｖａ２とする。さらに、ＮＭＯＳトランジスタ１０３、ＰＭＯＳトランジスタ１０４，２０４の夫々のゲート電極の電圧を、電圧Ｖｇ１～Ｖｇ３とする。

ＮＭＯＳ駆動回路１０１（シンクトランジスタ駆動回路）は、電圧Ｖａ１に基づいて、ＮＭＯＳトランジスタ１０３を駆動する回路であり、インバータ２２０～２２３を含んで構成される。

ＰＭＯＳ駆動回路１０２（ソーストランジスタ駆動回路）は、電圧Ｖａ２，Ｖｘに基づいて、ＰＭＯＳトランジスタ１０４を駆動する回路であり、インバータ２３０，２３１、ＮＭＯＳトランジスタ２４０、及びＰＭＯＳトランジスタ２４１を含んで構成される。なお、本実施形態では、インバータ２３０，２３１の夫々から出力される信号を、タイミング信号Ｓ１，Ｓ２とする。

ＮＭＯＳトランジスタ１０３（シンクトランジスタ）は、パワートランジスタ２５のゲート電極（ゲート電極に形成される容量）から電流（以下、「シンク電流Ｉ１（第２電流）」という。）を吸い込むトランジスタである。

ＰＭＯＳトランジスタ１０４（ソーストランジスタ）は、パワートランジスタ２５のゲート電極に電流（以下、「ソース電流Ｉ２（第１電流）」という。）を供給するトランジスタである。なお、パワートランジスタ２５をオンする際のソース電流Ｉ２の電流値は、電圧Ｖｇ２の低下に伴い大きくなる。さらに、電圧Ｖｇ２は、電圧Ｖｘの上昇に応じて低下する。このため、パワートランジスタ２５をオンする際のソース電流Ｉ２は、電圧Ｖｘの上昇に応じて大きくなる。

＜＜＜駆動回路５６の動作＞＞＞
＝＝立上り波形＝＝
図６は、パワートランジスタ２５がオンする際の駆動回路５６の主要なノードの波形を示す図である。

まず、パワートランジスタ２５をオンすべく、時刻ｔ１０に電圧Ｖｉｎ（制御信号）が“Ｈ”レベル（一方の論理レベル）になると、ＮＭＯＳトランジスタ２００はオンする。この結果、電圧Ｖａ１は、“Ｌ”レベル”に変化する。また、ＮＭＯＳ駆動回路１０１は、偶数個（４つ）のインバータ２２０～２２３を含む。このため、時刻ｔ１０から、インバータ２２０～２２３の遅延時間だけ経過した時刻ｔ１１に、電圧Ｖｇ１は、“Ｌ”レベルになる。この結果、ＮＭＯＳトランジスタ１０３はオフする。

また、電圧Ｖｇ１が“Ｌ”レベルとなると、ＰＭＯＳトランジスタ２０５のゲート電極の電圧も“Ｌ”レベルとなるため、ＰＭＯＳトランジスタ２０５はオンする。なお、この際、ＰＭＯＳトランジスタ２０３のゲート電極には、“Ｌ”レベルの電圧Ｖａ１が印加されているため、ＰＭＯＳトランジスタ２０３は、オンしている。したがって、ＰＭＯＳトランジスタ２０５がオンにすると、電圧Ｖａ２は、“Ｈレベルになる。

つぎに、“Ｈ”レベルの電圧Ｖａ２に基づいて、ＰＭＯＳ駆動回路１０２のインバータ２３０は、タイミング信号Ｓ１を“Ｌ”レベルに変化させる。この結果、図４で示したように、電圧生成回路５４の電圧Ｖｘは上昇する。なお、電圧Ｖｘは、インバータ２３１からのタイミング信号Ｓ２が“Ｈ”レベルとなり、電圧Ｖｘがクランプされるまで上昇する。

そして、タイミング信号Ｓ１が“Ｌ”レベルへと変化した時刻ｔ１１から、所定の時間だけ遅れた時刻ｔ１２になると、インバータ２３１は、“Ｈ”レベルのタイミング信号Ｓ２を出力する。

時刻ｔ１１～ｔ１２の間において、ＰＭＯＳトランジスタ２４１のゲート電極に印加されるタイミング信号Ｓ２は、“Ｌ”レベルから“Ｈ”レベルに変化する。一方、ＮＭＯＳトランジスタ２４０のゲート電極に印加される電圧Ｖｘのレベルは、ＮＭＯＳトランジスタ２４０の閾値電圧（例えば、０．５Ｖ）より十分高い電圧Ｖｐｋとなる。

したがって、この間に、ＮＭＯＳトランジスタ２４０はオンし、ＰＭＯＳトランジスタ２４１はオフするため、ＰＭＯＳトランジスタ１０４のゲート電極の電圧Ｖｇ２は、急激に低下する。この結果、電圧Ｖｄｒは、０Ｖから、パワートランジスタ２５の閾値電圧Ｖｔｈより高い、電圧レベルＶ１（所定レベル）まで急激に上昇する。

そして、本実施形態では、電圧Ｖｄｒが、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１となると、電圧Ｖｘがクランプされるよう、インバータ２３１の遅延時間が定められている。このため、クランプ回路５５は、タイミング信号Ｓ２に基づいて、電圧Ｖｄｒが、電圧レベルＶ１となると電圧Ｖｘをクランプする。なお、時刻ｔ１１～ｔ１２までの期間において、電圧Ｖｄｒの電圧レベルが変化する速度を「速度Ａ１」とする。このため、速度Ａ１は、Ｖ１／（ｔ１２～ｔ１１）となる。

時刻ｔ１２に電圧Ｖｘがクランプされると、電圧Ｖｘは、時刻ｔ１３までの間に、電圧Ｖｐｋのレベル（第１電圧レベル）から電圧Ｖｆのレベル（第２電圧レベル）まで低下する。上述のように、電圧Ｖｘは、ＮＭＯＳトランジスタ２４０のゲート電極に印加される電圧である。したがって、電圧Ｖｘが低下すると、ＮＭＯＳトランジスタ２４０のオン抵抗が増加するため、ＰＭＯＳトランジスタ１０４のゲート容量に蓄積された電荷の放電（電圧Ｖｇ２の低下）が妨げられる。

この結果、ＰＭＯＳトランジスタ１０４から、パワートランジスタ２５のゲート電極に供給されるソース電流Ｉ２も小さくなり、ゲート電極の電圧Ｖｄｒの変化も緩やかになる。なお、電圧Ｖｆ（例えば、２．１Ｖ）のレベルは、ＮＭＯＳトランジスタ２４０の閾値電圧（例えば、０．５Ｖ）より高くなるよう設定されている。このため、本実施形態では、電圧Ｖｘがクランプされた場合に、ＮＭＯＳトランジスタ２４０がオフすることはない。

また、時刻ｔ１２～ｔ１３までの期間に、電圧Ｖｄｒが変化する速度を「速度Ａ２」とする。このため、速度Ａ２は、（Ｖ２－Ｖ１）／（ｔ１３－ｔ１２）となる。そして、本実施形態では、時刻ｔ１２～ｔ１３の間に、電圧Ｖｇ２の低下が妨げられるため、時刻ｔ１２～ｔ１３までの電圧Ｖｇ２の低下は、時刻ｔ１１～ｔ１２までの電圧Ｖｇ２の低下と比べ、緩やかとなる。この結果、時刻ｔ１２～ｔ１３の間に、電圧Ｖｄｒが上昇する速度Ａ２は、時刻ｔ１１～ｔ１２の間に、電圧Ｖｄｒが上昇する速度Ａ１より小さくなる。

時刻ｔ１３に電圧Ｖｘが電圧Ｖｆとなると、以降、電圧Ｖｆのレベルに応じた所定のオン抵抗（ＮＭＯＳトランジスタ２４０のオン抵抗）で、ＰＭＯＳトランジスタ１０４のゲート容量の電荷が放電され、徐々に電圧Ｖｇ２が低下する。この結果、電圧Ｖｄｒは、時刻ｔ１３の電圧レベルＶ２から、最終的に電源電圧Ｖｃｃの電圧レベルまで上昇する。

このように、本実施形態では、時刻ｔ１２のタイミングで電圧Ｖｄｒの上昇する速度Ａ２が小さくなり、電圧Ｖｄｒに含まれる高周波成分が抑制されるため、結果的に、電圧Ｖｄｒのリンギング（ノイズ）も抑制されることになる。なお、上述のように、パワートランジスタ２５の閾値電圧Ｖｔｈより高い、電圧レベルＶ１（所定レベル）まで上昇するタイミングで、電圧Ｖｘがクランプされるよう、インバータ２３１のサイズ等が定められている。このため、制御回路２４は、パワートランジスタ２５がオンするまでの時間を短くしつつ、ノイズを抑制できるため、スイッチング損失を抑制できる。

＝＝立下り波形＝＝
図７は、パワートランジスタ２５がオフする際の駆動回路５６の主要なノードの波形を示す図である。

まず、パワートランジスタ２５をオフすべく、時刻ｔ２０に電圧Ｖｉｎｂが“Ｈ”レベル（電圧Ｖｉｎ（制御信号）が“Ｌ”レベル（他方の論理レベル））になると、ＮＭＯＳトランジスタ２０１はオンする。この結果、電圧Ｖａ２は、“Ｌ”レベルに変化する。そして、ＰＭＯＳ駆動回路１０２のインバータ２３０は、タイミング信号Ｓ１を“Ｈ”レベルに変化させる。この結果、電圧生成回路５４からの電圧Ｖｘはゼロボルト（“Ｌ”レベル）となり、ＮＭＯＳトランジスタ２４０はオフする。

そして、 “Ｈ”レベルのタイミング信号Ｓ１に基づいて、時刻ｔ２１にタイミング信号Ｓ２が“Ｌ”レベルとなると、ＰＭＯＳトランジスタ２４１はオンする。この結果、電圧Ｖｇ２は“Ｈ”レベルとなり、ＰＭＯＳトランジスタ１０４はオフする。

貫通電流防止回路１００のインバータ２１０は、“Ｈ”レベルの電圧Ｖｇ２に基づいて、電圧Ｖｇ３を“Ｌ”レベルに変化させる。そして、電圧Ｖｇ３が“Ｌ”レベルになると、ＰＭＯＳトランジスタ２０４はオンする。なお、この際、ＰＭＯＳトランジスタ２０２のゲート電極には、“Ｌ”レベルの電圧Ｖａ２が印加されているため、ＰＭＯＳトランジスタ２０２は、オンしている。したがって、ＰＭＯＳトランジスタ２０４がオンすると、電圧Ｖａ１は、“Ｈ”レベルとなる。

時刻ｔ２２に、電圧Ｖａ１が“Ｈ”レベルになると、ＮＭＯＳ駆動回路１０１は、電圧Ｖｇ１を“Ｈ”レベルに変化させ、ＮＭＯＳトランジスタ１０３をオンする。この結果、ＮＭＯＳトランジスタ１０３は、パワートランジスタ２５のゲート電極（ゲート容量）の電荷を、シンク電流Ｉ１で放電するため、電圧Ｖｄｒは低下する。この結果、パワートランジスタ２５はオフする。

なお、本実施形態では、パワートランジスタ２５がオンとなる際、ＮＭＯＳトランジスタ１０３がオフした後（電圧Ｖｇ１が“Ｌ”レベルとなった後）、ＰＭＯＳトランジスタ１０４がオンする（図６参照）。また、パワートランジスタ２５がオフとなる際、ＰＭＯＳトランジスタ１０４がオフした後（電圧Ｖｇ２が“Ｈ”レベルとなった後）、ＮＭＯＳトランジスタ１０３がオンする（図７参照）。このため、駆動回路５６のＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４は、同時にオンすることはなく、貫通電流が流れることはない。

このように、制御回路２４は、パワートランジスタ２５をオンする際に、電圧Ｖｄｒを、閾値電圧Ｖｔｈより高い電圧レベルＶ１となるまでは速度Ａ１で上昇させ、その後、速度Ａ１より小さい速度Ａ２で変化させる。このため、制御回路２４は、図６に示すように、電圧Ｖｄｒにリンギングが発生することを抑制することができる。

＝＝＝制御回路の他の実施形態＝＝＝
＜＜制御回路３００＞＞
図８は、制御回路３００の一例を示す図である。制御回路３００は、パワートランジスタ２５のスイッチングを制御する回路であり、帰還電圧生成回路５０、コンパレータ５１、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、駆動回路５６、及びタイマ回路３１０を含んで構成される。図８の制御回路３００と、図２の制御回路２４とでは、同じ符号の付されたブロックは同じである。

制御回路３００において、クランプ回路５５は、タイマ回路３１０からのタイミング信号Ｓ３に基づいて、電圧Ｖｘをクランプする。このため、ここでは、タイマ回路３１０の動作を中心に説明する。

タイマ回路３１０（計測回路）は、駆動回路５６からのタイミング信号Ｓ１に基づいて、クランプ回路５５を動作させるためのタイミング信号Ｓ３を出力する回路である。具体的には、タイマ回路３１０は、タイミング信号Ｓ１が“Ｌ”レベルになると、時間の計測を開始し、計測の開始から所定期間Ｔｘだけ経過すると、タイミング信号Ｓ３を“Ｌ”レベルから“Ｈ”レベルに変化させる。また、タイマ回路３１０は、タイミング信号Ｓ１が“Ｈ”レベルになると、時間の計測をリセットする。つまり、タイマ回路３１０は、タイミング信号Ｓ１が“Ｌ”レベルになる毎に、所定期間Ｔｘを計測する。

ここで、所定期間Ｔｘは、例えば、上述した図６の時刻ｔ１１～ｔ１２までの期間と同じである。つまり、所定期間Ｔｘ（計測結果）は、電圧Ｖｄｒが、ゼロボルトから、閾値電圧Ｖｔｈより高い電圧レベルＶ１となるまでの期間である。

このため、電圧Ｖｄｒが電圧レベルＶ１となり、タイマ回路３１０が“Ｈ”レベルのタイミング信号Ｓ３を出力すると、クランプ回路５５は、電圧Ｖｘをクランプする。したがって、制御回路３００は、制御回路２４と同様に、パワートランジスタ２５がオンされる際の電圧Ｖｄｒのリンギングを抑制できる。

なお、本実施形態のタイマ回路３１０は、例えば、遅延時間が所定期間Ｔｘとなる多段に接続されたインバータを含んで構成される。ただし、タイマ回路３１０は、例えば、所定のクロック信号に基づいて、所定期間Ｔｘをカウントするカウンタ（不図示）であっても良い。また、タイマ回路３１０は、例えば、所定電流でコンデンサを充電し、充電電圧が所定レベルまでの時間に基づいて、所定期間Ｔｘを計測する充電回路（不図示）であっても良い。

＜＜制御回路３０１＞＞
図９は、制御回路３０１の一例を示す図である。制御回路３０１は、パワートランジスタ２５のスイッチングを制御する回路であり、帰還電圧生成回路５０、コンパレータ５１，３２０、発振回路５２、ＳＲフリップフロップ５３、電圧生成回路５４、クランプ回路５５、及び駆動回路５６を含んで構成される。なお、図９の制御回路３０１と、図２の制御回路２４とでは、同じ符号の付されたブロックは同じである。

制御回路３０１において、クランプ回路５５は、コンパレータ３２０からのタイミング信号Ｓ４（比較結果）に基づいて、クランプ回路５５は電圧Ｖｘをクランプする。このため、ここでは、コンパレータ３２０の動作を中心に説明する。

コンパレータ３２０は、基準電圧Ｖｒｅｆと、電圧Ｖｄｒとを比較し、比較結果を示すタイミング信号Ｓ４を出力する回路である。ここで、基準電圧Ｖｒｅｆの電圧レベルは、上述した、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１（所定レベル）に設定されている。また、コンパレータ３２０は、電圧Ｖｄｒが電圧レベルＶ１より低い場合、“Ｌ”レベルのタイミング信号Ｓ４を出力し、電圧Ｖｄｒが電圧レベルＶ１より高くなると、“Ｈ”レベルのタイミング信号Ｓ４を出力する。つまり、電圧Ｖｄｒが、ゼロボルトから電圧レベルＶ１まで上昇すると、タイミング信号Ｓ４は、“Ｈ”レベルとなるため、クランプ回路５５は、電圧Ｖｘをクランプする。したがって、コンパレータ３２０から出力されるタイミング信号Ｓ４は、図６で示したタイミング信号Ｓ２と同様に変化する。

このように、制御回路３０１も、電圧Ｖｄｒが電圧レベルＶ１となると、クランプ回路５５を動作させることができる。したがって、制御回路３０１を用いた場合であっても、制御回路２４と同様に、パワートランジスタ２５がオンされる際の電圧Ｖｄｒのリンギングを抑制できる。

＝＝＝まとめ＝＝＝
以上、本実施形態のスイッチング電源回路１０について説明した。スイッチング電源回路１０の制御回路２４は、電圧Ｖｄｒが電圧レベルＶ１となるまでは、電圧Ｖｄｒのレベルを“速度Ａ１”で上昇させ、電圧Ｖｄｒが電圧レベルＶ１となると、電圧Ｖｄｒを上昇させる速度を“速度Ａ２”まで低下させる。また、スイッチング電源回路１０では、パワートランジスタ２５のゲート電極（制御電極）に、いわゆるゲート抵抗が設けられていない。このため、制御回路２４は、パワートランジスタ２５のスイッチング損失を低減しつつ、電圧Ｖｄｒに発生するリンギングを抑制することができる。

また、クランプ回路５５は、電圧Ｖｄｒが、パワートランジスタ２５の閾値電圧Ｖｔｈより高い電圧レベルＶ１になると、電圧Ｖｘをクランプする。このため、電圧Ｖｄｒは、電圧レベルＶ１となるまでは大きい速度Ａ１で上昇する。これにより、制御回路２４は、リンギングを抑制しつつ、パワートランジスタ２５がオンする時間を短くすることができるため、スイッチング損失が低減される。

また、クランプ回路５５は、電圧Ｖｄｒが、電源電圧Ｖｃｃより低い電圧レベルＶ１となると、電圧Ｖｘをクランプする。このため、パワートランジスタ２５のゲート電圧である電圧Ｖｄｒが、電源電圧Ｖｃｃより高くなることを防ぐことができ、パワートランジスタ２５を確実に保護することができる。

また、ＰＭＯＳ駆動回路１０２は、電圧Ｖｘの上昇に応じて大きくなるソース電流Ｉ２が、パワートランジスタ２５のゲート電極に供給されるよう、ＰＭＯＳトランジスタ１０４を駆動する。また、クランプ回路５５は、電圧Ｖｘが電圧レベルＶ１になると、電圧Ｖｘをクランプするため、ソース電流Ｉ２は小さくなる。この結果、制御回路２４は、電圧Ｖｄｒが電圧レベルＶ１になると、電圧Ｖｄｒの上昇速度を低下させること、つまり、電圧Ｖｄｒの立ち上がりを緩やかにすることができる。

また、貫通電流防止回路１００は、ＮＭＯＳトランジスタ１０３がオフした後に、ＰＭＯＳ駆動回路１０２にＰＭＯＳトランジスタ１０４を駆動させ、ＰＭＯＳトランジスタ１０４がオフした後に、ＮＭＯＳ駆動回路１０１にＮＭＯＳトランジスタ１０３を駆動させる。このため、貫通電流防止回路１００は、ＮＭＯＳトランジスタ１０３及びＰＭＯＳトランジスタ１０４に貫通電流が流れることを防ぐことができる。

また、クランプ回路５５は、電圧Ｖｘが、電圧Ｖｄｒが電圧レベルＶ１となる際の電圧Ｖｐｋより低い、電圧Ｖｆとなるよう、電圧Ｖｘをクランプする。このため、クランプ回路５５は、確実に電圧Ｖｘを低下させることができる。この結果、本実施形態では、電圧Ｖｄｒの上昇速度を確実に小さくすることができる。

また、クランプ回路５５では、ダイオードＤ１～Ｄ３にバイアス電流Ｉｂ２が供給されているため、電圧Ｖｆが予め生成されている。このため、ＮＭＯＳトランジスタ９０，９２（スイッチ）がオンし、電圧Ｖｘがクランプされる際、クランプ回路５５は、直ちに電圧Ｖｘを、電圧Ｖｆとすることができる。

また、制御回路３００は、電圧Ｖｄｒが電圧レベルＶ１となるまでの所定期間Ｔｘを計測するタイマ回路３１０を含んでいる。そして、クランプ回路５５は、タイマ回路３１０が所定期間Ｔｘを計測すると、電圧Ｖｘをクランプする。このような制御回路３００であっても、制御回路２４と同様に、パワートランジスタ２５の電圧Ｖｄｒのリンギングを抑制することができる。なお、制御回路２４は、インバータ２３０，２３１に基づいて、所定期間Ｔｘを計測している。このような構成では、インバータ２３０，２３１が、タイマ回路に相当する。

また、制御回路３０１は、電圧Ｖｄｒの電圧レベルと、電圧レベルＶ１と、を比較するコンパレータ３２０を含んでいる。そして、クランプ回路５５は、コンパレータ３２０の出力に基づいて、電圧Ｖｄｒが電圧レベルＶ１となると、電圧Ｖｘをクランプする。このような制御回路３０１であっても、制御回路２４と同様に、パワートランジスタ２５の電圧Ｖｄｒのリンギングを抑制することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。例えば、以下に示すような変形が可能である。

制御回路２４，３００，３０１は、フライバック方式の電源回路に用いられたが、これに限られない。例えば、制御回路２４は、一般的な電源回路（ＡＣ－ＤＣ電源回路、ＤＣ－ＤＣ電源回路）や、インバータ、発光ダイオードの駆動回路等に用いられるパワートランジスタをスイッチングする際に用いられても良い。

また、クランプ回路５５は、電圧Ｖｄｒが閾値電圧Ｖｔｈより高い電圧レベルＶ１になると、電圧Ｖｘをクランプすることとしたが、これに限られない。例えば、クランプ回路５５は、電圧Ｖｄｒが閾値電圧Ｖｔｈより低い所定の電圧レベルになると、電圧Ｖｘをクランプしても良い。このような場合であっても、リンギングは抑制される。

また、制御回路２４は、ＭＯＳトランジスタを含む回路で構成されることとしたが、例えばバイポーラトランジスタを含む回路で構成されても良い。

また、本実施形態では、駆動回路５６は、電圧Ｖｉｎ，Ｖｉｎｂに基づいて、パワートランジスタ２５を駆動したが、例えば、電圧Ｖｉｎのみであっても良い。

１０ スイッチング電源回路
２０ 全波整流回路
２１～２３ コンデンサ
２４，３００，３０１ 制御回路
２５ パワートランジスタ
２６ 抵抗
２７ トランス
２８，２９，Ｄ１～Ｄ３ ダイオード
３０ 電圧検出回路
３１ フォトカプラ
５０ 帰還電圧生成回路
５１，３２０ コンパレータ
５２ 発振回路
５３ ＳＲフリップフロップ
５４ 電圧生成回路
５５ クランプ回路
５６ 駆動回路
７０，７１，９０～９２，１０３，２００，２０１，２４０ ＮＭＯＳトランジスタ
７２，８１～８４，１０４，２０２～２０５，２４１ ＰＭＯＳトランジスタ
８０ バイアス電流源
１００ 貫通電流防止回路
１０１ ＮＭＯＳ駆動回路
１０２ ＰＭＯＳ駆動回路
２１０，２２０～２２３，２３０，２３１ インバータ
３１０ タイマ回路

Claims (6)

1. 制御信号がパワートランジスタをオンさせるための一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、
   前記制御信号が前記一方の論理レベルになると、前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記パワートランジスタをオフさせるための他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、
   前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、
   を備え、
   前記駆動回路は、
   前記制御電極に電流を供給するソーストランジスタと、
   前記制御電極から電流を吸い込むシンクトランジスタと、
   前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルの上昇に応じて大きくなる電流値の第１電流を前記ソーストランジスタが前記制御電極に供給するよう、前記ソーストランジスタを駆動するソーストランジスタ駆動回路と、
   前記制御信号が前記他方の論理レベルになると、前記シンクトランジスタが前記制御電極から第２電流を吸い込むよう、前記シンクトランジスタを駆動するシンクトランジスタ駆動回路と、
   を含み、
   前記クランプ回路は、
   前記所定ノードの電圧が、前記制御電極の電圧が前記所定レベルとなる際の第１電圧レベルより低い第２電圧レベルとなるよう、前記所定ノードの電圧をクランプし、
   前記所定レベルは、前記パワートランジスタの閾値電圧より高く、前記駆動回路の電源電圧より低いこと、
   を特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記制御信号が前記一方の論理レベルになり、前記シンクトランジスタがオフすると、前記ソーストランジスタ駆動回路に前記ソーストランジスタを駆動させ、前記制御信号が前記他方の論理レベルになり、前記ソーストランジスタがオフすると、前記シンクトランジスタ駆動回路に前記シンクトランジスタを駆動させる論理回路を更に含むこと、
   を特徴とするスイッチング制御回路。
3. 請求項１または請求項２に記載のスイッチング制御回路であって、
   前記クランプ回路は、
   ダイオードと、
   前記ダイオードにバイアス電流を供給するバイアス電流回路と、
   前記制御電極の電圧レベルが上昇して前記所定レベルとなると、前記ダイオードと前記所定ノードとを接続するスイッチと、
   を含むことを特徴とするスイッチング制御回路。
4. 請求項１～３の何れか一項に記載のスイッチング制御回路であって、
   前記制御信号が前記一方の論理レベルとなる毎に、前記制御電極の電圧レベルが前記所定レベルとなるまでの所定期間を計測する計測回路を含み、
   前記クランプ回路は、
   前記計測回路が前記所定期間を計測すると、前記所定ノードの電圧をクランプすること、
   を特徴とするスイッチング制御回路。
5. 請求項１～４の何れか一項に記載のスイッチング制御回路であって、
   前記制御電極の電圧と、前記所定レベルの電圧とを比較する比較回路を含み、
   前記クランプ回路は、
   前記比較回路が前記制御電極の電圧が前記所定レベルより大きいことを示す比較結果を出力すると、前記所定ノードの電圧をクランプすること、
   を特徴とするスイッチング制御回路。
6. パワートランジスタと、
   制御信号が一方の論理レベルとなると前記パワートランジスタをオンし、他方の論理レベルとなると前記パワートランジスタをオフするスイッチング制御回路と、
   を備え、
   前記スイッチング制御回路は、
   前記制御信号が前記一方の論理レベルになると、所定ノードの電圧を上昇させる電圧生成回路と、
   前記制御信号が前記一方の論理レベルになると、前記パワートランジスタの制御電極の電圧を上昇させ、前記制御信号が前記他方の論理レベルになると、前記制御電極の電圧を低下させる駆動回路と、
   前記制御電極の電圧レベルが上昇して所定レベルとなると、前記所定ノードの電圧をクランプするクランプ回路と、
   を備え、
   前記駆動回路は、
   前記制御電極に電流を供給するソーストランジスタと、
   前記制御電極から電流を吸い込むシンクトランジスタと、
   前記制御信号が前記一方の論理レベルになると、前記所定ノードの電圧レベルの上昇に応じて大きくなる電流値の第１電流を前記ソーストランジスタが前記制御電極に供給するよう、前記ソーストランジスタを駆動するソーストランジスタ駆動回路と、
   前記制御信号が前記他方の論理レベルになると、前記シンクトランジスタが前記制御電極から第２電流を吸い込むよう、前記シンクトランジスタを駆動するシンクトランジスタ駆動回路と、
   を含み、
   前記クランプ回路は、
   前記所定ノードの電圧が、前記制御電極の電圧が前記所定レベルとなる際の第１電圧レベルより低い第２電圧レベルとなるよう、前記所定ノードの電圧をクランプし、
   前記所定レベルは、前記パワートランジスタの閾値電圧より高く、前記駆動回路の電源電圧より低い、
   ことを特徴とする電源回路。

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