JP7404666B2 - 集積回路、電源回路 - Google Patents

Description

本発明は、集積回路及び電源回路に関する。

ＡＣ－ＤＣコンバータやＤＣ－ＤＣコンバータでは、ディスクリートのトランジスタのスイッチングを制御するスイッチング制御ＩＣが用いられることがある（例えば、特許文献１）。

特開２０１６－１３６８０５号公報

近年、従来よりも大きな電力を変換するトランジスタが用いられることがあるため、トランジスタを制御するスイッチング制御ＩＣ内のバッファ回路の駆動能力が向上している。

ところで、バッファ回路の出力と、例えば基板のグランドラインとが短絡すると、非常に大きな電流がバッファ回路に流れてしまうことがある。そして、バッファ回路が過電流による破壊されることを防ぐためには、バッファ回路が動作している際にバッファ回路の出力と、基板のラインとが短絡しているか否かを把握する必要がある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、バッファ回路の出力と基板のラインとが短絡しているか否かを判定できる集積回路を提供することにある。

前述した課題を解決する主たる本発明は、トランジスタをオンするために一方の論理レベルとなり、前記トランジスタをオフするために他方の論理レベルとなる駆動信号を生成する信号生成回路と、前記一方の論理レベルの前記駆動信号に基づいて前記トランジスタをオンするための電圧を端子に発生させ、前記他方の論理レベルの前記駆動信号に基づいて前記トランジスタをオフするための電圧を前記端子に発生させるバッファ回路と、前記駆動信号が前記一方の論理レベルになってから、前記駆動信号が前記他方の論理レベルになるより前の所定のタイミングまでの第１期間が経過したことを検出する検出回路と、前記駆動信号が前記一方の論理レベルになってから前記第１期間が経過したことが検出されると、前記端子が短絡されているか否かを判定する判定回路と、を備えることを特徴とする集積回路である。

本発明によれば、バッファ回路の出力と基板のラインとが短絡しているか否かを判定できる集積回路を提供することができる。

ＡＣ－ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣの第１実施形態の一例を示す図である。 信号生成回路５１の一例を示す図である。 端子ＯＵＴの電圧Ｖｏｕｔの変化を説明するための図である。 立ち上がり遅延回路５２の一例を示す図である。 立ち上がり遅延回路５２の動作を説明するための図である。 バッファ回路５６の一例を示す図である。 力率改善ＩＣ２５ａの動作を説明するための図である。 地絡が発生した場合の力率改善ＩＣ２５ａの動作を説明するための図である。 力率改善ＩＣの第２実施形態の一例を示す図である。 力率改善ＩＣの第３実施形態の一例を示す図である。 力率改善ＩＣの第４実施形態の一例を示す図である。 バッファ回路２２０と外付け回路の詳細を説明するための図である。 外付けのバッファ回路の一例を説明するための図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。

＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２，３６Ａ，３６Ｂ、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、抵抗３０～３５、電源ライン４０、グランドライン４１を含んで構成される。

全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。

コンデンサ２１は、電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。

力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。

力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＶＣＣ，ＣＳ，ＦＢ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した５つの端子以外にも端子が設けられているが、ここでは便宜上省略されている。また、力率改善ＩＣ２５は、ＮＭＯＳトランジスタ２６のスイッチングを制御する「スイッチング制御回路」に相当する。

ＮＭＯＳトランジスタ２６は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのスイッチング素子である。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるパワートランジスタであれば、例えば、ＰＭＯＳトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。

なお、ＮＭＯＳトランジスタ２６のゲート電極（制御電極）と、端子ＯＵＴとの間には、スイッチングノイズを抑制するための抵抗３０が接続されている。また、ＮＭＯＳトランジスタ２６のゲート電極と、接地との間には、ＮＭＯＳトランジスタ２６のゲート電極をプルダウンするための抵抗３１が設けられている。

抵抗３２，３３は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３２，３３が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。

抵抗３４は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬを示す電圧を電圧Ｖｃｓとする。

電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３４に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧である。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。なお、このような正負の反転は、力率改善ＩＣ２５の内部で実施してもよい。また、例えば、力率改善ＩＣ２５の内部の電源と端子ＣＳ間に分圧抵抗（不図示）を挿入することで、端子ＣＳの電圧Ｖｃｓを正電圧にレベルシフトして用いてもよい。

抵抗３５及びコンデンサ３６Ａ，３６Ｂは、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子である。端子ＣＯＭＰと、接地との間には、抵抗３５及びコンデンサ３６Ａが直列に設けられ、これらに対し並列にコンデンサ３６Ｂが設けられている。

端子ＶＣＣには、力率改善ＩＣ２５を動作させるための電源電圧Ｖｃｃが印加される。なお、電源電圧Ｖｃｃは、例えば、インダクタ２３と磁気結合された補助インダクタ（不図示）の電圧に基づいて生成される。

電源ライン４０は、平滑化された電圧Ｖｒｅｃがインダクタ２３を介して印加される電源側の配線であり、グランドライン４１は、全波整流回路２０の接地側の電圧（所定の電圧）が抵抗３４を介して印加される接地側の配線である。なお、電源ライン４０、グランドライン４１は、例えば、ＡＣ－ＤＣコンバータ１０が設けられる基板（不図示）に設けられたパターン配線である。このため、基板のグランドパターン（不図示）が、グランドライン４１に対応する。

また、本実施形態では、「電源ライン４０」、「グランドライン４１」は、インピーダンスの小さい素子を介して夫々のラインに接続された配線も含む。つまり、電源ライン４０は、全波整流回路２０の電源側のノードと、インダクタ２３との配線を含み、グランドライン４１は、全波整流回路２０の接地側のノードと、抵抗３４との間の配線を含む。

＝＝＝力率改善ＩＣの第１実施形態（パルス・バイ・パルス方式）＝＝＝
図２は、力率改善ＩＣの第１実施形態である力率改善ＩＣ２５ａの一例を示す図である。力率改善ＩＣ２５ａは、端子ＯＵＴとグランドライン４１とが短絡した際に、パルス・バイ・パルス方式（Pulse-by-pulse method）でバッファ回路５６（後述）を保護する回路である。なお、本実施形態では、端子ＯＵＴと、接地側のグランドライン４１とが短絡した状態を「地絡」という。

力率改善ＩＣ２５ａは、電源回路５０、信号生成回路５１、立ち上がり遅延回路５２、判定回路５３、インバータ５４、ＡＮＤ回路５５、及びバッファ回路５６を含んで構成される。なお、図２において、例えば、端子ＦＢを、端子ＣＯＭＰと同じ側に設ける等、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。

電源回路５０は、電源電圧Ｖｃｃから、力率改善ＩＣ２５ａの各ブロックに電源を供給する回路であり、例えばシリーズレギュレータを含む。なお、本実施形態における電源回路５０の生成する電源を、電源電圧Ｖｄｄとする。なお、図２では便宜上省略されているが、電源電圧Ｖｄｄは、立ち上がり遅延回路５２や判定回路５３等にも供給されている。

信号生成回路５１は、インダクタ電流ＩＬを示す電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフするための駆動信号Ｖｑを生成する回路である。

立ち上がり遅延回路５２は、端子ＯＵＴが地絡しているか否かを判定回路５３（後述）で判定させるタイミングを生成するための回路である。具体的には、立ち上がり遅延回路５２は、駆動信号Ｖｑの立ち上がりを所定時間だけ遅延させた信号Ｖｄを生成する。

判定回路５３は、立ち上がり遅延回路５２からの信号Ｖｄに基づいて、端子ＯＵＴが地絡しているか否かを判定する。なお、詳細は後述するが、判定回路５３は、端子ＯＵＴが地絡していない場合には、ローレベル（以下、“Ｌ”レベルとする。）の信号Ｖａを出力し、端子ＯＵＴが地絡している場合には、ハイレベル（以下、“Ｈ”レベルとする。）の信号Ｖａを出力する。

インバータ５４は、信号Ｖａの論理レベルを反転させ、ＡＮＤ回路５５は、信号生成回路５１からの駆動信号Ｖｑと、インバータ５４の信号Ｖｉｎｖとの論理積を演算し、バッファ回路５６に入力される入力信号Ｖｄｒ１として出力する。なお、ＡＮＤ回路５５は、「信号出力回路」に相当する。

バッファ回路５６は、入力信号Ｖｄｒ１に基づいて、端子ＯＵＴに接続されたゲート容量の大きいＮＭＯＳトランジスタ２６をスイッチングする駆動回路である。具体的には、入力信号Ｖｄｒ１が“Ｈ”レベルの場合、バッファ回路５６は、端子ＯＵＴの電圧Ｖｏｕｔを“Ｈ”レベルに変化させる。この結果、ＮＭＯＳトランジスタ２６はオンすることになる。

一方、入力信号Ｖｄｒ１が“Ｌ”レベルの場合、バッファ回路５６は、端子ＯＵＴの電圧Ｖｏｕｔを“Ｌ”レベルに変化させる。この結果、ＮＭＯＳトランジスタ２６はオフすることになる。

ここで、判定回路５３が、端子ＯＵＴが地絡していないことを示す“Ｌ”レベルの信号Ｖａを出力する場合、インバータ５４の信号Ｖｉｎｖは“Ｈ”レベルとなる。この結果、信号生成回路５１からの駆動信号Ｖｑが、入力信号Ｖｄｒ１としてバッファ回路５６に出力される。したがって、ＮＭＯＳトランジスタ２６は、信号生成回路５１からの駆動信号Ｖｑに基づいてスイッチングされることになる。

一方、判定回路５３が、端子ＯＵＴが地絡していることを示す“Ｈ”レベルの信号Ｖａを出力する場合、インバータ５４の信号Ｖｉｎｖは“Ｌ”レベルとなる。この結果、入力信号Ｖｄｒ１も“Ｌ”レベルとなるため、ＮＭＯＳトランジスタ２６は、オフされる。

本実施形態では、判定回路５３は、駆動信号Ｖｑが“Ｈ”レベルとなる毎に、判定結果を示す信号Ｖａを出力する。このため、詳細は後述するが、端子ＯＵＴが地絡している際には、駆動信号Ｖｑが“Ｈ”レベルとなる毎に、バッファ回路５６が保護されることになる。

＜＜信号生成回路５１＞＞
図３は、信号生成回路５１の一例を説明するための図である。信号生成回路５１は、インダクタ電流ＩＬを示す電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフするための駆動信号Ｖｑを生成する回路である。信号生成回路５１は、コンパレータ７０，７７，７８、遅延回路７１、パルス回路７２、ターンオンタイマ回路７３、ＯＲ回路７４，７９、誤差増幅回路７５、発振回路７６、及びＳＲフリップフロップ８０を含んで構成される。

コンパレータ７０は、インダクタ電流ＩＬの電流値が、ほぼゼロであるかを検出する回路である。具体的には、コンパレータ７０は、端子ＣＳに印加される電圧Ｖｃｓと、ゼロよりやや大きい、例えば数ｍＡの“電流値Ｉａ”に応じた基準電圧Ｖｒｅｆ０（例えば、数ｍＶ）との大小を比較し、インダクタ電流ＩＬの電流値がほぼゼロ（以下、便宜上、「ほぼゼロ」を単にゼロという。）であるかを検出する。なお、詳細は後述するが、本実施形態では、電圧Ｖｃｓが基準電圧Ｖｒｅｆ０より小さくなると、インダクタ電流ＩＬがゼロであることを示す“Ｈ”レベルの信号Ｖｚが、コンパレータ７０から出力される。

遅延回路７１は、コンパレータ７０から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。

パルス回路７２は、遅延回路７１から“Ｈ”レベルの信号が出力されると、“Ｈ”レベルのパルス信号Ｖｐ１を出力する。

ターンオンタイマ回路７３は、力率改善ＩＣ２５ａの起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ２６をオンするためのパルス信号Ｖｐ２を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ２を所定周期毎に出力する。

ＯＲ回路７４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路７４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、パルス信号Ｖｐ３として出力される。

誤差増幅回路７５は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ１との誤差を増幅する回路であって、いわゆるトランスコンダクタンスアンプで構成されてよい。なお、基準電圧Ｖｒｅｆ１は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７５の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３５及びコンデンサ３６が接続されている。ここで、誤差増幅回路７５の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。

発振回路７６は、“Ｈ”レベルのパルス信号Ｖｐ３が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。

コンパレータ７７は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅが誤差増幅回路７５の反転入力端子に印加され、ランプ波Ｖｒが誤差増幅回路７５の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１は“Ｌ”レベルとなり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１は“Ｈ”レベルとなる。

コンパレータ７８は、電圧Ｖｃｓと、基準電圧Ｖｒｅｆ２とを比較することにより、インダクタ電流ＩＬが過電流の状態にあるかを検出する過電流検出回路である。なお「過電流」とは、インダクタ電流ＩＬが、“電流値Ｉｂ”（例えば、インダクタ２３やＮＭＯＳトランジスタ２６に許容される電流値の９０％の電流値）となる状態をいう。このため、本実施形態では、インダクタ電流ＩＬが“電流値Ｉｂ”を超えると、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなるよう、電圧Ｖｒｅｆ２のレベルが定められている。なお、コンパレータ７８は、過電流状態となり、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなると、電圧Ｖｏｃを“Ｈ”レベルに変化させる。

ＯＲ回路７９は、信号Ｖｃ１と、過電流が発生したこと示す“Ｈ”レベルの信号Ｖｏｃと、の論理和を演算して出力する。

ＳＲフリップフロップ８０のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ４が入力される。このため、ＳＲフリップフロップ８０のＱ出力である駆動信号Ｖｑは、信号Ｖｐ３が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、ＳＲフリップフロップ８０のＱ出力である駆動信号Ｖｑは、信号Ｖｐ４が“Ｈ”レベルになると“Ｌ”レベルとなる。

したがって、本実施形態では、インダクタ電流ＩＬの電流値がゼロとなり、信号Ｖｐ３が“Ｈ”レベルになると、ＮＭＯＳトランジスタ２６をオンするための“Ｈ”レベルの駆動信号Ｖｑが出力される。一方、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなるか、過電流が検出されると、ＮＭＯＳトランジスタ２６をオフするための“Ｌ”レベルの駆動信号Ｖｑが出力される。

＜＜立ち上がり遅延回路５２＞＞
図４は、端子ＯＵＴの地絡の判定を行うタイミングを説明するための図であり、図５は、立ち上がり遅延回路５２の構成の一例を示す図である。また、図６は、立ち上がり遅延回路５２の動作を説明するための図である。

なお、ここでは、便宜上、端子ＯＵＴの地絡の判定を行うタイミングを、端子ＯＵＴに地絡は発生していない状態で説明する。したがって、この場合には、判定回路５３からは、“Ｌ”レベルの信号Ｖａが出力されるため、ＡＮＤ回路５５は、駆動信号Ｖｑを、入力信号Ｖｄｒ１として出力することになる。

図４の時刻ｔ０に、信号生成回路５１から、ＮＭＯＳトランジスタ２６をオンするための“Ｈ”レベルの駆動信号Ｖｑが出力されると、バッファ回路５６は、駆動信号Ｖｑから所定の期間Ｔａだけ遅れた時刻ｔ１に端子ＯＵＴの電圧Ｖｏｕｔを上昇させる。なお、「期間Ｔａ」は、例えば、バッファ回路５６内の遅延時間に基づいて定まる期間である。

ここで、ＮＭＯＳトランジスタ２６は、電力変換用のパワートランジスタであるため、例えば、ゲート－ソース間には大きな寄生容量を含む。そして、例えば、端子ＯＵＴに接続される抵抗３０，３１と、ゲート－ソース間の寄生容量とは、ローパスフィルタを構成する。この結果、端子ＯＵＴの電圧Ｖｏｕｔは、時刻ｔ１から抵抗３０や寄生容量の時定数に応じた傾きで上昇する。

また、時刻ｔ１から所定の期間Ｔｂだけ経過した時刻ｔ２になると、端子ＯＵＴの電圧Ｖｏｕｔは、“Ｈ”レベルとなる。このように、信号生成回路５１が駆動信号Ｖｑを“Ｈ”レベルに変化させてから、期間Ｔａ及び期間Ｔｂが経過すると、電圧Ｖｏｕｔは所定の電圧レベルまで上昇する。

したがって、例えば、駆動信号Ｖｑが“Ｈ”レベルになってから、例えば期間“Ｔａ＋Ｔｂ”が経過したタイミングの電圧Ｖｏｕｔのレベルが、ほぼゼロであれば、端子ＯＵＴは地絡していることになる。本実施形態の立ち上がり遅延回路５２は、駆動信号Ｖｑの立ち上がりを遅延させることにより、駆動信号Ｖｑが“Ｈ”レベルなってからの期間“Ｔａ＋Ｔｂ”だけ経過したタイミングを生成する回路である。

立ち上がり遅延回路５２は、インバータ１００、ＮＭＯＳトランジスタ１０１、バイアス電流回路１０２、コンデンサ１０３、及びＡＮＤ回路１０４を含んで構成される。

インバータ１００は、駆動信号Ｖｑの論理レベルを反転し、ＮＭＯＳトランジスタ１０１へ出力する。

ＮＭＯＳトランジスタ１０１は、インバータ１００からの出力が“Ｈ”レベルの際にオンし、コンデンサ１０３の電荷を放電する。一方、インバータ１００からの出力が“Ｌ”レベルの際、ＮＭＯＳトランジスタはオフするため、コンデンサ１０３は、バイアス電流回路１０２の電流で充電される。

ＡＮＤ回路１０４は、駆動信号Ｖｑと、コンデンサ１０３の充電電圧Ｖｃａｐとの論理積を演算して出力する。

図６の時刻ｔ１０に、ＮＭＯＳトランジスタ２６をオンすべく駆動信号Ｖｑが“Ｈ”レベルになると、ＮＭＯＳトランジスタ１０１はオフする。この結果、コンデンサ１０３が充電され、電圧Ｖｃａｐが徐々に上昇する。

そして、時刻ｔ１０から期間Ｔｃだけ経過した時刻ｔ１１に、電圧Ｖｃａｐのレベルが、ＡＮＤ回路１０４が“Ｈ”レベルと識別するレベルとなると、信号Ｖｄを“Ｈ”レベルに変化させる。したがって、ＡＮＤ回路１０４は、時刻ｔ１０から期間Ｔｃだけ経過したことを検出することになる。

また、時刻ｔ１２に駆動信号Ｖｑが“Ｌ”レベルとなると、ＮＭＯＳトランジスタ１０１はオンするため、電圧Ｖｃａｐは“Ｌ”レベルとなる。また、このタイミングで、信号Ｖｄも“Ｌ”レベルとなる。

このように、本実施形態の信号Ｖｄは、駆動信号Ｖｑの立ち上がりが所定の期間Ｔｃだけ遅延することになる。また、「期間Ｔｃ」は、上述した「期間Ｔａ＋期間Ｔｂ」より長い期間である。このため、信号Ｖｄの立ち上がりのタイミングで、端子Ｖｏｕｔの電圧レベルを取得することにより、端子ＯＵＴが地絡しているか否かの判定が可能となる。

また、本実施形態において、信号生成回路５１からの駆動信号Ｖｑは「駆動信号」に相当し、期間Ｔｃは、「第１期間」に相当し、ＡＮＤ回路１０４を含む立ち上がり遅延回路５２は、「検出回路」に相当する。

＜＜判定回路５３＞＞
図２に示す判定回路５３は、信号Ｖｄが“Ｈ”レベルとなるタイミングで、端子ＯＵＴが地絡しているか否かを判定する回路であり、抵抗１１０，１１１、コンパレータ１１２、及びＡＮＤ回路１１３を含んで構成される。

抵抗１１０，１１１は、電圧Ｖｏｕｔを分圧する分圧回路を構成し、コンパレータ１１２は、電圧Ｖｏｕｔが分圧された電圧Ｖｄｉｖと、所定の基準電圧Ｖｒｅｆ３とを比較する。本実施形態では、ＮＭＯＳトランジスタ２６がオンされる際の電圧Ｖｏｕｔを分圧した電圧Ｖｄｉｖが、基準電圧Ｖｒｅｆ３より大きくなるよう、電圧Ｖｒｅｆ３のレベルが定められている。

コンパレータ１１２は、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ３より高い場合、“Ｌ”レベルの信号を出力し、電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ３より低い場合、“Ｈ”レベルの信号を出力する。

ＡＮＤ回路１１３は、信号Ｖｄが“Ｈ”レベルとなると、コンパレータ１１２の比較結果Ｖｃｐを、信号Ｖａとして出力する。この結果、判定回路５３は、信号Ｖｄが“Ｈ”レベルとなるタイミングで、端子ＯＵＴが地絡していない場合には、“Ｌ”レベルの信号Ｖａを出力する。一方、判定回路５３は、信号Ｖｄが“Ｈ”レベルとなるタイミングで、端子ＯＵＴが地絡している場合には、“Ｈ”レベルの信号Ｖａを出力する。

したがって、ＡＮＤ回路１１３は、信号Ｖｄが“Ｈ”レベルとなる所望のタイミングまで、コンパレータ１１２の比較結果Ｖｃｐをマスクするマスク回路として動作する。

＜＜バッファ回路５６＞＞
バッファ回路５６は、入力信号Ｖｄｒ１に基づいて、端子ＯＵＴに接続された容量の大きいＮＭＯＳトランジスタ２６をスイッチングする回路であり、図７に示すように、インバータ１２０，１２１を含む。

インバータ１２０は、入力信号Ｖｄｒ１の論理レベルを反転して出力し、インバータ１２１は、インバータ１２０からの出力の論理レベルを反転する。

したがって、入力信号Ｖｄｒ１が“Ｈ”レベルになると、インバータ１２０の出力は“Ｌ”レベルになるため、インバータ１２１のＰＭＯＳトランジスタ１３０はオンし、ＮＭＯＳトランジスタ１３１はオフする。この結果、バッファ回路５６は、端子ＯＵＴに“Ｈ”レベルの電圧Ｖｏｕｔを生成する。

一方、入力信号Ｖｄｒ１が“Ｌ”レベルになると、インバータ１２０の出力は“Ｈ”レベルになるため、ＰＭＯＳトランジスタ１３０はオフし、ＮＭＯＳトランジスタ１３１はオンする。この結果、バッファ回路５６は、端子ＯＵＴに“Ｌ”レベルの電圧Ｖｏｕｔを生成する。

＝＝＝力率改善ＩＣ２５ａの動作＝＝＝
＜＜＜端子ＯＵＴが地絡していない場合＞＞＞
図８を参照しつつ、端子ＯＵＴが地絡していない場合の力率改善ＩＣ２５ａの動作を説明する。なお、ここでは、端子ＯＵＴが地絡していないため、信号生成回路５１の駆動信号Ｖｑが、入力信号Ｖｄｒ１となるため、図３で示した信号生成回路５１の動作を中心に説明する。

まず、時刻ｔ２０にインダクタ電流ＩＬが減少し、“電流値Ｉａ”になると、つまり、電圧Ｖｃｓが低下し、基準電圧Ｖｒｅｆ０になると、コンパレータ７０は、信号Ｖｚを“Ｈ”レベルに変化させる（図８では不図示）。また、時刻ｔ２０から遅延回路７１の遅延時間だけ経過した時刻ｔ２１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。

そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ８０は、“Ｈ”レベルの駆動信号Ｖｑを出力するため、入力信号Ｖｄｒ１も“Ｈ”レベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。

また、パルス信号Ｖｐ１が出力されると、パルス信号Ｖｐ３も“Ｈ”レベルになるため、発振回路７６からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７７は、信号Ｖｃ１を“Ｈ”レベルに変化させる。この結果、ＳＲフリップフロップ８０はリセットされ、入力信号Ｖｄｒ１も“Ｌ”レベルとなる。入力信号Ｖｄｒ１が“Ｌ”レベルとなると、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ２３にインダクタ電流ＩＬが減少し、電流値Ｉａになると、時刻ｔ０の動作が繰り返される。

ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７５から出力される電圧Ｖｅも一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ２０～ｔ２１までの期間）も一定となる。

また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、インダクタ電流ＩＬのピークの波形は電圧Ｖｒｅｃと同じ波形となり、力率が改善される。

＜＜＜端子ＯＵＴに地絡が発生した場合＞＞＞
図９を参照しつつ、端子ＯＵＴに地絡が発生した場合の力率改善ＩＣ２５ａの動作を説明する。なお、ここでは、立ち上がり遅延回路５２、判定回路５３、及びバッファ回路５６の動作を中心に説明する。また、本実施形態においては、時刻ｔ５３（後述）のタイミングで、端子ＯＵＴが地絡したこととする。

まず、時刻ｔ５０に信号生成回路５１の駆動信号Ｖｑが“Ｈ”レベルになると、入力信号Ｖｄｒ１も“Ｈ”レベルになるため、バッファ回路５６はＮＭＯＳトランジスタ２６をオンすべく、端子ＯＵＴの電圧Ｖｏｕｔを上昇させる。

そして、電圧Ｖｏｕｔが上昇し、時刻ｔ５１に、抵抗１１０，１１１で分圧された電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ３より高くなると、コンパレータ１１２は、比較結果Ｖｃｐを“Ｌ”レベルに変化させる。

また、時刻ｔ５０から期間Ｔｃだけ経過した時刻ｔ５２になると、立ち上がり遅延回路５２は、駆動信号Ｖｑの立ち上がりを遅延させた信号Ｖｄを“Ｈ”レベルにする。

時刻ｔ５２のタイミングでは、比較結果Ｖｃｐは“Ｌ”レベルであるため、ＡＮＤ回路１１３の信号Ｖａは“Ｌ”レベルであり、インバータ５４の信号Ｖｉｎｖは“Ｈ”レベルである。このように、端子ＯＵＴが地絡していない場合、信号生成回路５１からの駆動信号Ｖｑが、入力信号Ｖｄｒ１として出力される。

そして、時刻ｔ５３において端子ＯＵＴに地絡が発生した後、時刻ｔ５４に駆動信号Ｖｑが“Ｈ”レベルとなると、入力信号Ｖｄｒ１も“Ｈ”レベルとなる。入力信号Ｖｄｒ１が“Ｈ”レベルになると、図７で示したバッファ回路５６のＰＭＯＳトランジスタ１３０はオンし、ＮＭＯＳトランジスタ１３１はオフする。ただし、端子ＯＵＴは地絡しているため、電圧Ｖｏｕｔはゼロの状態が維持され、ＰＭＯＳトランジスタ１３０に大きな電流が流れることになる。

そして、時刻ｔ５４から期間Ｔｃだけ経過した時刻ｔ５５になると、信号Ｖｄが“Ｈ”レベルとなる。ここで、地絡が発生した時刻ｔ５３以降、電圧Ｖｄｉｖは、基準電圧Ｖｒｅｆ３より低くなるため、比較結果Ｖｃｐは“Ｈ”レベルとなる。

このため、時刻ｔ５５に信号Ｖｄが“Ｈ”レベルとなると、ＡＮＤ回路１１３からの信号Ｖａは、“Ｈ”レベルになる。この結果、インバータ５４の信号Ｖｉｎｖは“Ｌ”レベルとなるため、ＡＮＤ回路５５から出力される入力信号Ｖｄｒ１は“Ｌ”レベルに変化する。したがって、バッファ回路５６のＰＭＯＳトランジスタ１３０はオフするため、ＰＭＯＳトランジスタ１３０に過電流が流れることが防止される。

このように、時刻ｔ５４で“Ｈ”レベルとなった入力信号Ｖｄｒ１は、地絡があると判定されたタイミング（時刻ｔ５５）で、“Ｌ”レベルとなる。なお、時刻ｔ５６以降、時刻ｔ５４における動作が繰り返される。この結果、力率改善ＩＣ２５ａは、地絡が発生している場合、いわゆるパルス・バイ・パルス方式で、バッファ回路５６を過電流から保護することができる。

なお、時刻ｔ５３で発生した地絡が解消されると、時刻ｔ５０で説明した、地絡がない動作が再開される。このため、本実施形態のＡＣ－ＤＣコンバータ１０は、バッファ回路５６を適切に保護しつつ、地絡が解消された場合、直ちに所望の条件で負荷１１を駆動することができる。

＝＝＝力率改善ＩＣの第２実施形態（ラッチ方式）＝＝＝
図１０は、力率改善ＩＣの第２実施形態である力率改善ＩＣ２５ｂの一例を示す図である。力率改善ＩＣ２５ｂは、端子ＯＵＴに地絡が発生した際に、バッファ回路５６への電源の供給を停止する方式（以下、「ラッチ方式」という。）を採用した回路である。

力率改善ＩＣ２５ｂは、信号生成回路５１、立ち上がり遅延回路５２、判定回路５３、バッファ回路５６、及び電源回路２００を含んで構成される。ここで、力率改善ＩＣ２５ｂでは、パルス・バイ・パルス方式の力率改善ＩＣ２５ａで用いられたインバータ５４、ＡＮＤ回路５５が不要である。このため、信号生成回路５１からの駆動信号Ｖｑが、ＮＭＯＳトランジスタ２６をスイッチングするための入力信号Ｖｄｒ２として、バッファ回路５６に出力される。

また、図１０の力率改善ＩＣ２５ｂと、図２の力率改善ＩＣ２５ａとで、同じ符号が付されたブロックは同じである。このため、ここでは、電源回路２００について説明する。

電源回路２００は、電源電圧Ｖｃｃから電源電圧Ｖｄｄを生成し、力率改善ＩＣ２５ｂの各ブロックに供給する。また、電源回路２００は、地絡が発生したことを示す“Ｈ”レベルの信号Ｖａに基づいて、各ブロックに対し、電源電圧Ｖｄｄの供給を停止する。

このため、端子ＯＵＴに地絡が発生していることが判定回路５３により判定されると、電源回路２００は、バッファ回路５６への電源の供給を停止することになる。したがって、バッファ回路５６には、バッファ回路５６から端子ＯＵＴに大きな電流が流れることはないため、バッファ回路５６は保護される。

なお、電源回路２００は、例えば、交流電圧Ｖａｃが再投入され、電源電圧Ｖｃｃが生成されると、電源電圧Ｖｄｄを生成して、力率改善ＩＣ２５ｂの各ブロックに供給する。この際に端子ＯＵＴの地絡が解消されていれば、ＡＣ－ＤＣコンバータ１０は、目的レベルの電圧Ｖｏｕｔを生成する。

＝＝＝力率改善ＩＣの第３実施形態（自動復帰方式）＝＝＝
図１１は、力率改善ＩＣの第３実施形態である力率改善ＩＣ２５ｃの一例を示す図である。力率改善ＩＣ２５ｃは、端子ＯＵＴに地絡が発生した際に、バッファ回路５６への電源の供給を停止し、所定時間後に供給を再開する方式（以下、「自動復帰方式」という。）を採用した回路である。

力率改善ＩＣ２５ｃは、信号生成回路５１、立ち上がり遅延回路５２、判定回路５３、バッファ回路５６、タイマ回路２１０、及び電源回路２１１を含んで構成される。ここで、力率改善ＩＣ２５ｃでは、パルス・バイ・パルス方式の力率改善ＩＣ２５ａで用いられたインバータ５４、ＡＮＤ回路５５が不要である。このため、信号生成回路５１からの駆動信号Ｖｑが、ＮＭＯＳトランジスタ２６をスイッチングするための入力信号Ｖｄｒ３として、バッファ回路５６に出力される。

また、図１０の力率改善ＩＣ２５ｃと、力率改善ＩＣ２５ａ，２５ｂとで、同じ符号が付されたブロックは同じである。このため、ここでは、タイマ回路２１０、電源回路２１１について説明する。

タイマ回路２１０は、地絡が発生したことを示す“Ｈ”レベルの信号Ｖａが入力されると、所定期間Ｔｄ（第２期間）を計時する計時回路である。

電源回路２１１は、電源電圧Ｖｃｃから電源電圧Ｖｄｄを生成し、力率改善ＩＣ２５ｃの各ブロックに供給する。また、電源回路２１１は、地絡が発生したことを示す“Ｈ”レベルの信号Ｖａに基づいて、各ブロックに対し、電源電圧Ｖｄｄの供給を停止する。さらに、電源回路２１１は、地絡が発生し、タイマ回路２１０が期間Ｔｄを計時すると、電源電圧Ｖｄｄを生成して、力率改善ＩＣ２５ｃの各ブロックに供給する。

このため、端子ＯＵＴに地絡が発生していることが判定回路５３により判定されると、電源回路２１１は、バッファ回路５６への電源の供給を停止することになる。したがって、バッファ回路５６には、バッファ回路５６から端子ＯＵＴに大きな電流が流れることはないため、バッファ回路５６は保護される。

また、電源回路２１１は、地絡が発生してから期間Ｔｄ経過すると、電源電圧Ｖｄｄを信号生成回路５１やバッファ回路５６に供給する。このため、仮にこのタイミングで地絡が解消している場合、力率回線ＩＣ２５ｃは、目的レベルの出力電圧Ｖｏｕｔが生成されるよう、ＮＭＯＳトランジスタ２６をスイッチングする。

＝＝＝力率改善ＩＣの第４実施形態（駆動能力及び保護方式の設定）＝＝＝
図１２は、力率改善ＩＣの第４実施形態である力率改善ＩＣ２５ｄの一例を示す図である。図１３は、力率改善ＩＣ２５ｄの端子ＯＵＴに接続されたパワートランジスタ等の素子の詳細を示す図である。力率改善ＩＣ２５ｄの端子ＯＵＴには、図１で説明したＮＭＯＳトランジスタ２６等に加え、抵抗３７，３８、ＮＭＯＳトランジスタ２７が接続されている。

力率改善ＩＣ２５ｄは、端子ＯＵＴに接続された負荷（ここでは、ＮＭＯＳトランジスタ２６，２７）に応じて、バッファ回路２２０の駆動能力を変更可能な回路である。

また、力率改善ＩＣ２５ｄは、バッファ回路２２０の駆動能力に応じて、端子ＯＵＴが地絡した際のバッファ回路２２０の保護方法を変化させる回路である。具体的には、力率改善ＩＣ２５ｄは、バッファ回路２２０の駆動能力が低い場合、例えば“パルス・バイ・パルス方式”の保護を適用し、バッファ回路２２０の駆動能力が高い場合、例えば“ラッチ方式”の保護を適用する。

力率改善ＩＣ２５ｄは、信号生成回路５１、立ち上がり遅延回路５２、判定回路５３、インバータ５４、ＡＮＤ回路５５、バッファ回路２２０、スイッチ３００，３１０～３１２、バイアス電流回路３０１、及び設定回路３０２を含んで構成される。

ここで、図１２の力率改善ＩＣ２５ｄと、力率改善ＩＣ２５ａ～２５ｃとで、同じ符号が付されたブロックは同じである。このため、ここでは、バッファ回路２２０、スイッチ３００，３１０～３１２、バイアス電流回路３０１、及び設定回路３０２について説明する。

＜＜バッファ回路２２０＞＞
図１３は、バッファ回路２２０の詳細を説明するための図である。バッファ回路２２０は、設定信号ＳＥＴに応じた駆動能力で、端子ＯＵＴに接続されたトランジスタをスイッチングする回路であり、インバータ１２０～１２２、スイッチ１４０を含む。なお、インバータ１２０，１２１は、図７のバッファ回路５６のインバータと同じであるため、ここでは詳細な説明は省略する。

インバータ１２２は、ＰＭＯＳトランジスタ１３２と、ＮＭＯＳトランジスタ１３３を含んで構成される。また、インバータ１２０の出力と、ＰＭＯＳトランジスタ１３２のゲート電極と、ＮＭＯＳトランジスタ１３３のゲート電極とは、スイッチ１４０を介し接続されている。

したがって、スイッチ１４０がオフの際、インバータ１２１，１２２のうち、インバータ１２１のみが動作し、スイッチ１４０がオンの際、インバータ１２１，１２２が動作する。この結果、スイッチ１４０がオンとなると、バッファ回路２２０の出力ノードのオン抵抗が小さくなるため、駆動能力が向上する。

スイッチ１４０は、設定回路３０２（後述）からの設定信号ＳＥＴに基づいて、オン、オフする。具体的には、スイッチ１４０は、設定信号ＳＥＴが“Ｈ”レベルの場合、オンし、設定信号ＳＥＴが“Ｌ”レベルの場合、オフする。

＜＜スイッチ３００及びバイアス電流回路３０１＞＞
スイッチ３００は、力率改善ＩＣ２５ｄが起動されると、所定の“期間Ｔｘ”だけオンし、その後オフする。なお、本実施形態では、“期間Ｔｘ”においては、信号生成回路５１やバッファ回路２２０は動作しておらず、設定信号ＳＥＴが入力された後に動作する。

バイアス電流回路３０１は、スイッチ３００がオンしている“期間Ｔｘ”に、所定の電流値のバイアス電流Ｉｂを、端子ＯＵＴに接続された素子に供給する。

ここで、例えば図１に示すように、端子ＯＵＴに、抵抗３０，３１のみが接続されている場合と、図１３に示すように、端子ＯＵＴに、抵抗３０，３１，３７，３８が接続されている場合とでは、バイアス電流Ｉｂに基づいて生成される電圧Ｖｏｕｔのレベルが異なる。

ここでは、“期間Ｔｘ”の電圧Ｖｏｕｔは、端子ＯＵＴに１個のＮＭＯＳトランジスタ２６が接続されている場合、“１Ｖ”となり、端子ＯＵＴに２個のＮＭＯＳトランジスタ２６，２７が接続されている場合、“３Ｖ”となるよう、抵抗３０，３１，３７，３８の値が選択されていることとする。

＜＜設定回路３０２＞＞
設定回路３０２は、“期間Ｔｘ”の電圧Ｖｏｕｔのレベルに基づいて、バッファ回路２２０の駆動能力、地絡時のバッファ回路２２０の保護方法を設定するための設定信号ＳＥＴを出力する。具体的には、設定回路３０２は、例えば１個のＮＭＯＳトランジスタ２６が接続され、“期間Ｔｘ”の電圧Ｖｏｕｔのレベルが“１Ｖ”である場合、バッファ回路２２０の駆動能力を低くし、“パルス・バイ・パルス方式”を選択させるため、“Ｌ”レベルの設定信号ＳＥＴを出力する。

一方、設定回路３０２は、例えば２個のＮＭＯＳトランジスタ２６，２７が接続され、“期間Ｔｘ”の電圧Ｖｏｕｔのレベルが“３Ｖ”である場合、バッファ回路２２０の駆動能力を高くし、“ラッチ方式”を選択させるため、“Ｈ”レベルの設定信号ＳＥＴを出力する。なお、設定回路３０２は、例えば、“期間Ｔｘ”の電圧Ｖｏｕｔを判定するコンパレータや、コンパレータの出力をラッチするラッチ回路（不図示）を含むことにより実現される。

なお、“Ｌ”レベルの設定信号ＳＥＴは、「第１信号」に相当し、“Ｈ”レベルの設定信号ＳＥＴは、「第２信号」に相当する。また、“Ｌ”レベルの設定信号ＳＥＴで設定される駆動能力が低い状態は「第１の状態」であり、“Ｈ”レベルの設定信号ＳＥＴで設定される駆動能力が高い状態は「第２の状態」である。

＜＜保護方式の選択（スイッチ３１０～３１２）＞＞
スイッチ３１０～３１２は、バッファ回路２２０を保護する際の方式として、“パルス・バイ・パルス方式”か“ラッチ方式”を選択させるための素子である。すなわち、本実施形態では、設定回路３０２が、バッファ回路２２０の駆動能力に応じて、判定回路５３から出力される信号の出力先を変更する。

設定回路３０２から“Ｌ”レベルの設定信号ＳＥＴが出力されると、スイッチ３１０，３１１は、オフし、スイッチ３１２はオンする。この結果、判定回路５３の判定結果である信号Ｖａは、インバータ４３を介して、ＡＮＤ回路５５に入力される。この状態は、図２で示した力率改善ＩＣ２５ａと同じであるため、バッファ回路２２０は、“パルス・バイ・パルス方式”で保護されることになる。なお、この際には、バッファ回路２２０のスイッチ１４０はオフするため、駆動能力は低くなる。

設定回路３０２から“Ｈ”レベルの設定信号ＳＥＴが出力されると、スイッチ３１０，３１１は、オンし、スイッチ３１２はオフする。ここで、ＡＮＤ回路５５の一方の入力には、駆動信号Ｖｑが入力され、他方の入力には、電圧Ｖｂが印加されている。そして、電圧Ｖｂは、ＡＮＤ回路５５における“Ｈ”レベルの電圧であるため、ＡＮＤ回路５５は、駆動信号Ｖｑを入力信号Ｖｄｒ１として出力する。

この結果、判定回路５３の判定結果である信号Ｖａは、電源回路２００に入力される。この状態は、図１０で示した力率改善ＩＣ２５ｂと同じであるため、バッファ回路２２０は、“ラッチ方式”で保護されることになる。なお、この際には、バッファ回路２２０のスイッチ１４０はオンするため、駆動能力は高くなる。このため、バッファ回路２２０は、例えば１０個等の複数のＮＭＯＳトランジスタ２６を適切にスイッチングできる。

＜＜力率改善ＩＣ２５ｄの動作＞＞
本実施形態では、力率改善ＩＣ２５ｄが起動した後の“期間Ｔｘ”において、スイッチ３００はオンし、バイアス電流Ｉｂが端子ＯＵＴを介して抵抗３０，３１，３７，３８に供給される。この結果、端子ＯＵＴの電圧Ｖｏｕｔは、例えば、“３Ｖ”となるため、設定回路３０２は、“Ｈ”レベル設定信号ＳＥＴを出力する。

したがって、バッファ回路２２０のスイッチ１４０はオンし、バッファ回路２２０の駆動能力は高くなる。また、スイッチ３１０，３１１は、オンし、スイッチ３１２はオフする。この結果、端子ＯＵＴに地絡が発生すると、バッファ回路２２０への電源電圧Ｖｄｄの供給は停止され、バッファ回路２２０は“ラッチ方式”で保護されることになる。

＝＝＝その他の実施形態（外付けバッファ回路の一例）＝＝＝
図１４は、力率改善ＩＣ２５の外部に設けられたバッファ回路の一例を示す図である。端子ＯＵＴと、抵抗３０との間には、ＮＭＯＳトランジスタ２６を駆動するためのバッファ回路４００が設けられていても良い。

バッファ回路４００は、抵抗５００、ＮＰＮトランジスタ５０１、ＰＮＰトランジスタ５０２を含む。バッファ回路４００は、電圧Ｖｏｕｔの論理レベルと同相に変化し、電流駆動能力が増幅された信号で、ＮＭＯＳトランジスタ２６を駆動する。このような回路が設けられる場合であっても、端子ＯＵＴに地絡が発生すると、力率改善ＩＣ２５の内部のバッファ回路には大きな電流が流れる。したがって、本実施形態の力率改善ＩＣ２５を用いることにより、内部のバッファ回路を適切に保護することができる。

＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。判定回路５３は、信号Ｖｄが“Ｈ”レベルとなるタイミング、つまりＮＭＯＳトランジスタ２６がオンしているタイミングが検出されると、端子ＯＵＴに地絡が発生しているか否かを判定する。この結果、本実施形態を用いることで、端子ＯＵＴの地絡の有無を把握することができる。

また、端子ＯＵＴの地絡が検出されると、バッファ回路５６は“パルス・バイ・パルス方式”で保護される。このため、バッファ回路５６が過電流により破壊されることを防ぐことができる。

また、ＮＭＯＳトランジスタ２６に過電流が流れた際に、バッファ回路５６は、ＮＭＯＳトランジスタ２６をオフする。したがって、ＮＭＯＳトランジスタ２６が破壊されることを防ぐことができる。

また、例えば、本実施形態の力率改善ＩＣ２５ａを用いることで、電源の力率を改善することができる。

また、力率改善ＩＣ２５ｂでは、端子ＯＵＴの地絡が検出されると、バッファ回路５６への電源電圧Ｖｄｄの供給が停止される。したがって、バッファ回路５６を確実に保護することができる。

また、力率改善ＩＣ２５ｃでは、地絡が検出され、バッファ回路５６への電源電圧Ｖｄｄの供給が停止された後、期間Ｔｄ経過すると、電源電圧Ｖｄｄが再度供給される。このような場合、地絡が解消していたら、直ちにＡＣ－ＤＣコンバータ１０は、負荷１１の駆動を再開することができる。

また、力率改善ＩＣ２５ｄの端子ＯＵＴには、パワートランジスタが複数接続されることがある。本実施形態のバッファ回路２２０は、設定信号ＳＥＴに応じて負荷を駆動する駆動能力を変化させることができる。このため、端子ＯＵＴに接続されるパワートランジスタの個数が変化した場合であっても、適切にパワートランジスタを駆動できる。

また、力率改善ＩＣ２５ｄでは、バッファ回路２２０の駆動能力に応じて、バッファ回路２２０の保護の方法を変化させることができる。したがって、例えば、バッファ回路２２０の駆動能力が高く、“パルス・バイ・パルス方式”で保護することが十分でない場合であっても、バッファ回路２２０を“ラッチ方式”にて適切に保護することができる。

また、一般に、端子ＯＵＴに接続される抵抗３０等の素子は、パワートランジスタの数に応じて変化する。このため、端子ＯＵＴにバイアス電流Ｉｂを供給した際の電圧Ｖｏｕｔに基づいて、バッファ回路２２０の駆動能力を設定することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

本実施形態では、バッファ回路５６は、ＮＭＯＳトランジスタ２６を駆動することとしたが、ＰＭＯＳトランジスタを駆動しても良い。このような場合、判定回路５３に、端子ＯＵＴと、電源ライン４０とが短絡状態（つまり、天落状態）となるか否かを判定させることにより、本実施形態と同様の効果を得ることができる。

また、バッファ回路５６は、出力段にＰＭＯＳトランジスタ１３０、ＮＭＯＳトランジスタ１３１を含む電圧駆動型の回路であるが、出力段にバイポーラを含む電流駆動型の回路であっても良い。

また、バッファ回路５６は、ＡＣ－ＤＣコンバータ１０を制御する集積回路に設けられることとしたが、これに限られず、パワーアンプ等の電力を制御する集積回路に設けられていても良い。

また、端子ＯＵＴと、ＮＭＯＳトランジスタ２６のゲート電極との間には、抵抗３０，３１が設けられているが、例えば、抵抗３１は無くても良い。

また、端子ＯＵＴと、ＮＭＯＳトランジスタ２６のゲート電極との間には、ダイオード等の他の素子が接続されていても良い。具体的には、ＮＭＯＳトランジスタ２６のゲート容量の放電を促進すべく、端子ＯＵＴにカソードが接続され、ゲート電極にアノードが接続されるダイオードを設けても良い。

１０ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，２２，３６Ａ，３６Ｂ，１０３ コンデンサ
２３ インダクタ
２４ ダイオード
２５ａ～２５ｄ 力率改善ＩＣ
２６，２７，１０１，１３１，１３３ ＮＭＯＳトランジスタ
３０～３５，３７，３８，１１０，１１１，５００ 抵抗
４０ 電源ライン
４１ グランドライン
５０，２００，２１１ 電源回路
５１ 信号生成回路
５２ 立ち上がり遅延回路
５３ 判定回路
５４，１００，１２０，１２１ インバータ
５５，１０４，１１３ ＡＮＤ回路
５６，２２０，４００ バッファ回路
７０，７７，７８，１１２ コンパレータ
７１ 遅延回路
７２ パルス回路
７３ ターンオンタイマ回路
７４，７９ ＯＲ回路
７５ 誤差増幅回路
７６ 発振回路
８０ ＳＲフリップフロップ
１０２，３０１ バイアス電流回路
１３０，１３２ ＰＭＯＳトランジスタ
１４０，３００，３１０～３１２ スイッチ
２１０ タイマ回路
３０２ 設定回路
５０１ ＮＰＮトランジスタ
５０２ ＰＮＰトランジスタ

Claims (6)

1. トランジスタをオンするために一方の論理レベルとなり、前記トランジスタをオフするために他方の論理レベルとなる駆動信号を生成する信号生成回路と、
   前記一方の論理レベルの前記駆動信号に基づいて前記トランジスタをオンするための電圧を端子に発生させ、前記他方の論理レベルの前記駆動信号に基づいて前記トランジスタをオフするための電圧を前記端子に発生させるバッファ回路と、
   前記駆動信号が前記一方の論理レベルになってから、前記駆動信号が前記他方の論理レベルになるより前の所定のタイミングまでの第１期間が経過したことを検出する検出回路と、
   前記駆動信号が前記一方の論理レベルになってから前記第１期間が経過したことが検出されると、前記端子が基板のグランドラインと短絡されているか否かを判定する判定回路と、
   前記バッファ回路の駆動能力を設定する設定回路と、
   短絡を示す短絡信号が前記判定回路から出力されると、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力する信号出力回路と、
   前記短絡信号が前記判定回路から出力されると、前記バッファ回路を動作させる電源の供給を停止する電源回路と、
   を備え、
   前記バッファ回路は、
   前記設定回路から第１信号が出力される場合、前記バッファ回路の駆動能力を第１の状態とし、前記設定回路から第２信号が出力される場合、前記バッファ回路の駆動能力を第１の状態より高い第２の状態とし、
   前記設定回路は、
   前記バッファ回路の駆動能力が前記第１の状態となる場合、前記短絡信号を前記信号出力回路に出力させ、
   前記バッファ回路の駆動能力が前記第２の状態となる場合、前記短絡信号を前記電源回路に出力させ、
   前記信号出力回路は、
   前記短絡信号に基づいて、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力し、
   前記電源回路は、
   前記短絡信号に基づいて、前記電源の供給を停止すること、
   を特徴とする集積回路。
2. 請求項１に記載の集積回路であって、
   前記トランジスタに流れる電流が所定値より大きいか否かを検出する過電流検出回路を含み、
   前記信号生成回路は、
   前記トランジスタに流れる電流が前記所定値より大きいことが検出されると、前記駆動信号を前記他方の論理レベルに変化させること、を特徴とする集積回路。
3. 請求項２に記載の集積回路であって、
   前記集積回路は、
   交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御する前記トランジスタをスイッチングするスイッチング制御回路であり、
   前記信号生成回路は、
   前記出力電圧のレベルが目的レベルとなり、前記インダクタ電流が前記交流電圧の波形に応じて変化するよう、前記駆動信号の論理レベルを変化させること、
   を特徴とする集積回路。
4. 請求項１に記載の集積回路であって、
   短絡を示す判定結果が前記判定回路から出力されると所定の第２期間を計時する計時回路を含み、
   前記電源回路は、
   短絡を示す判定結果が前記判定回路から出力されると、前記バッファ回路に対して前記電源の供給を停止すると共に、前記計時回路が前記第２期間を計時すると、前記バッファ回路に対して前記電源の供給を再開すること、
   を特徴とする集積回路。
5. 請求項１に記載の集積回路であって、
   前記バッファ回路の動作が停止している際に前記端子に接続された素子にバイアス電流を供給するバイアス電流回路を含み、
   前記設定回路は、
   前記バイアス電流が供給されている際の前記端子の電圧に基づいて、前記バッファ回路の駆動能力を設定すること、
   を特徴とする集積回路。
6. 交流電圧を整流する整流回路からの電圧が印加されるインダクタと、
   前記インダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路と、
   を含む電源回路であって、
   前記集積回路は、
   トランジスタをオンするために一方の論理レベルとなり、前記トランジスタをオフするために他方の論理レベルとなる駆動信号を生成する信号生成回路と、
   前記一方の論理レベルの前記駆動信号に基づいて前記トランジスタをオンするための電圧を端子に発生させ、前記他方の論理レベルの前記駆動信号に基づいて前記トランジスタをオフするための電圧を前記端子に発生させるバッファ回路と、
   前記駆動信号が前記一方の論理レベルになってから、前記駆動信号が前記他方の論理レベルになるより前の所定のタイミングまでの第１期間が経過したことを検出する検出回路と、
   前記駆動信号が前記一方の論理レベルになってから前記第１期間が経過したことが検出されると、前記端子が基板のグランドラインと短絡されているか否かを判定する判定回路と、
   前記バッファ回路の駆動能力を設定する設定回路と、
   短絡を示す短絡信号が前記判定回路から出力されると、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力する信号出力回路と、
   前記短絡信号が前記判定回路から出力されると、前記バッファ回路を動作させる電源の供給を停止する電源回路と、
   を備え、
   前記バッファ回路は、
   前記設定回路から第１信号が出力される場合、前記バッファ回路の駆動能力を第１の状態とし、前記設定回路から第２信号が出力される場合、前記バッファ回路の駆動能力を第１の状態より高い第２の状態とし、
   前記設定回路は、
   前記バッファ回路の駆動能力が前記第１の状態となる場合、前記短絡信号を前記信号出力回路に出力させ、
   前記バッファ回路の駆動能力が前記第２の状態となる場合、前記短絡信号を前記電源回路に出力させ、
   前記信号出力回路は、
   前記短絡信号に基づいて、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力し、
   前記電源回路は、
   前記短絡信号に基づいて、前記電源の供給を停止すること、
   を特徴とする電源回路。
   

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