JP7404666B2 - 集積回路、電源回路 - Google Patents
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Description
図1は、本発明の一実施形態であるAC-DCコンバータ10の構成を示す図である。AC-DCコンバータ10は、商用電源の交流電圧Vacから目的レベルの出力電圧Voutを生成する昇圧チョッパー型の電源回路である。負荷11は、例えば、DC-DCコンバータや直流電圧で動作する電子機器である。
AC-DCコンバータ10は、全波整流回路20、コンデンサ21,22,36A,36B、インダクタ23、ダイオード24、力率改善IC25、NMOSトランジスタ26、抵抗30~35、電源ライン40、グランドライン41を含んで構成される。
図2は、力率改善ICの第1実施形態である力率改善IC25aの一例を示す図である。力率改善IC25aは、端子OUTとグランドライン41とが短絡した際に、パルス・バイ・パルス方式(Pulse-by-pulse method)でバッファ回路56(後述)を保護する回路である。なお、本実施形態では、端子OUTと、接地側のグランドライン41とが短絡した状態を「地絡」という。
図3は、信号生成回路51の一例を説明するための図である。信号生成回路51は、インダクタ電流ILを示す電圧Vcsと、帰還電圧Vfbとに基づいて、NMOSトランジスタ26をオンオフするための駆動信号Vqを生成する回路である。信号生成回路51は、コンパレータ70,77,78、遅延回路71、パルス回路72、ターンオンタイマ回路73、OR回路74,79、誤差増幅回路75、発振回路76、及びSRフリップフロップ80を含んで構成される。
図4は、端子OUTの地絡の判定を行うタイミングを説明するための図であり、図5は、立ち上がり遅延回路52の構成の一例を示す図である。また、図6は、立ち上がり遅延回路52の動作を説明するための図である。
図2に示す判定回路53は、信号Vdが“H”レベルとなるタイミングで、端子OUTが地絡しているか否かを判定する回路であり、抵抗110,111、コンパレータ112、及びAND回路113を含んで構成される。
バッファ回路56は、入力信号Vdr1に基づいて、端子OUTに接続された容量の大きいNMOSトランジスタ26をスイッチングする回路であり、図7に示すように、インバータ120,121を含む。
<<<端子OUTが地絡していない場合>>>
図8を参照しつつ、端子OUTが地絡していない場合の力率改善IC25aの動作を説明する。なお、ここでは、端子OUTが地絡していないため、信号生成回路51の駆動信号Vqが、入力信号Vdr1となるため、図3で示した信号生成回路51の動作を中心に説明する。
図9を参照しつつ、端子OUTに地絡が発生した場合の力率改善IC25aの動作を説明する。なお、ここでは、立ち上がり遅延回路52、判定回路53、及びバッファ回路56の動作を中心に説明する。また、本実施形態においては、時刻t53(後述)のタイミングで、端子OUTが地絡したこととする。
図10は、力率改善ICの第2実施形態である力率改善IC25bの一例を示す図である。力率改善IC25bは、端子OUTに地絡が発生した際に、バッファ回路56への電源の供給を停止する方式(以下、「ラッチ方式」という。)を採用した回路である。
図11は、力率改善ICの第3実施形態である力率改善IC25cの一例を示す図である。力率改善IC25cは、端子OUTに地絡が発生した際に、バッファ回路56への電源の供給を停止し、所定時間後に供給を再開する方式(以下、「自動復帰方式」という。)を採用した回路である。
図12は、力率改善ICの第4実施形態である力率改善IC25dの一例を示す図である。図13は、力率改善IC25dの端子OUTに接続されたパワートランジスタ等の素子の詳細を示す図である。力率改善IC25dの端子OUTには、図1で説明したNMOSトランジスタ26等に加え、抵抗37,38、NMOSトランジスタ27が接続されている。
図13は、バッファ回路220の詳細を説明するための図である。バッファ回路220は、設定信号SETに応じた駆動能力で、端子OUTに接続されたトランジスタをスイッチングする回路であり、インバータ120~122、スイッチ140を含む。なお、インバータ120,121は、図7のバッファ回路56のインバータと同じであるため、ここでは詳細な説明は省略する。
スイッチ300は、力率改善IC25dが起動されると、所定の“期間Tx”だけオンし、その後オフする。なお、本実施形態では、“期間Tx”においては、信号生成回路51やバッファ回路220は動作しておらず、設定信号SETが入力された後に動作する。
設定回路302は、“期間Tx”の電圧Voutのレベルに基づいて、バッファ回路220の駆動能力、地絡時のバッファ回路220の保護方法を設定するための設定信号SETを出力する。具体的には、設定回路302は、例えば1個のNMOSトランジスタ26が接続され、“期間Tx”の電圧Voutのレベルが“1V”である場合、バッファ回路220の駆動能力を低くし、“パルス・バイ・パルス方式”を選択させるため、“L”レベルの設定信号SETを出力する。
スイッチ310~312は、バッファ回路220を保護する際の方式として、“パルス・バイ・パルス方式”か“ラッチ方式”を選択させるための素子である。すなわち、本実施形態では、設定回路302が、バッファ回路220の駆動能力に応じて、判定回路53から出力される信号の出力先を変更する。
本実施形態では、力率改善IC25dが起動した後の“期間Tx”において、スイッチ300はオンし、バイアス電流Ibが端子OUTを介して抵抗30,31,37,38に供給される。この結果、端子OUTの電圧Voutは、例えば、“3V”となるため、設定回路302は、“H”レベル設定信号SETを出力する。
図14は、力率改善IC25の外部に設けられたバッファ回路の一例を示す図である。端子OUTと、抵抗30との間には、NMOSトランジスタ26を駆動するためのバッファ回路400が設けられていても良い。
以上、本実施形態のAC-DCコンバータ10について説明した。判定回路53は、信号Vdが“H”レベルとなるタイミング、つまりNMOSトランジスタ26がオンしているタイミングが検出されると、端子OUTに地絡が発生しているか否かを判定する。この結果、本実施形態を用いることで、端子OUTの地絡の有無を把握することができる。
11 負荷
20 全波整流回路
21,22,36A,36B,103 コンデンサ
23 インダクタ
24 ダイオード
25a~25d 力率改善IC
26,27,101,131,133 NMOSトランジスタ
30~35,37,38,110,111,500 抵抗
40 電源ライン
41 グランドライン
50,200,211 電源回路
51 信号生成回路
52 立ち上がり遅延回路
53 判定回路
54,100,120,121 インバータ
55,104,113 AND回路
56,220,400 バッファ回路
70,77,78,112 コンパレータ
71 遅延回路
72 パルス回路
73 ターンオンタイマ回路
74,79 OR回路
75 誤差増幅回路
76 発振回路
80 SRフリップフロップ
102,301 バイアス電流回路
130,132 PMOSトランジスタ
140,300,310~312 スイッチ
210 タイマ回路
302 設定回路
501 NPNトランジスタ
502 PNPトランジスタ
Claims (6)
- トランジスタをオンするために一方の論理レベルとなり、前記トランジスタをオフするために他方の論理レベルとなる駆動信号を生成する信号生成回路と、
前記一方の論理レベルの前記駆動信号に基づいて前記トランジスタをオンするための電圧を端子に発生させ、前記他方の論理レベルの前記駆動信号に基づいて前記トランジスタをオフするための電圧を前記端子に発生させるバッファ回路と、
前記駆動信号が前記一方の論理レベルになってから、前記駆動信号が前記他方の論理レベルになるより前の所定のタイミングまでの第1期間が経過したことを検出する検出回路と、
前記駆動信号が前記一方の論理レベルになってから前記第1期間が経過したことが検出されると、前記端子が基板のグランドラインと短絡されているか否かを判定する判定回路と、
前記バッファ回路の駆動能力を設定する設定回路と、
短絡を示す短絡信号が前記判定回路から出力されると、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力する信号出力回路と、
前記短絡信号が前記判定回路から出力されると、前記バッファ回路を動作させる電源の供給を停止する電源回路と、
を備え、
前記バッファ回路は、
前記設定回路から第1信号が出力される場合、前記バッファ回路の駆動能力を第1の状態とし、前記設定回路から第2信号が出力される場合、前記バッファ回路の駆動能力を第1の状態より高い第2の状態とし、
前記設定回路は、
前記バッファ回路の駆動能力が前記第1の状態となる場合、前記短絡信号を前記信号出力回路に出力させ、
前記バッファ回路の駆動能力が前記第2の状態となる場合、前記短絡信号を前記電源回路に出力させ、
前記信号出力回路は、
前記短絡信号に基づいて、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力し、
前記電源回路は、
前記短絡信号に基づいて、前記電源の供給を停止すること、
を特徴とする集積回路。 - 請求項1に記載の集積回路であって、
前記トランジスタに流れる電流が所定値より大きいか否かを検出する過電流検出回路を含み、
前記信号生成回路は、
前記トランジスタに流れる電流が前記所定値より大きいことが検出されると、前記駆動信号を前記他方の論理レベルに変化させること、を特徴とする集積回路。 - 請求項2に記載の集積回路であって、
前記集積回路は、
交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御する前記トランジスタをスイッチングするスイッチング制御回路であり、
前記信号生成回路は、
前記出力電圧のレベルが目的レベルとなり、前記インダクタ電流が前記交流電圧の波形に応じて変化するよう、前記駆動信号の論理レベルを変化させること、
を特徴とする集積回路。 - 請求項1に記載の集積回路であって、
短絡を示す判定結果が前記判定回路から出力されると所定の第2期間を計時する計時回路を含み、
前記電源回路は、
短絡を示す判定結果が前記判定回路から出力されると、前記バッファ回路に対して前記電源の供給を停止すると共に、前記計時回路が前記第2期間を計時すると、前記バッファ回路に対して前記電源の供給を再開すること、
を特徴とする集積回路。 - 請求項1に記載の集積回路であって、
前記バッファ回路の動作が停止している際に前記端子に接続された素子にバイアス電流を供給するバイアス電流回路を含み、
前記設定回路は、
前記バイアス電流が供給されている際の前記端子の電圧に基づいて、前記バッファ回路の駆動能力を設定すること、
を特徴とする集積回路。 - 交流電圧を整流する整流回路からの電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路と、
を含む電源回路であって、
前記集積回路は、
トランジスタをオンするために一方の論理レベルとなり、前記トランジスタをオフするために他方の論理レベルとなる駆動信号を生成する信号生成回路と、
前記一方の論理レベルの前記駆動信号に基づいて前記トランジスタをオンするための電圧を端子に発生させ、前記他方の論理レベルの前記駆動信号に基づいて前記トランジスタをオフするための電圧を前記端子に発生させるバッファ回路と、
前記駆動信号が前記一方の論理レベルになってから、前記駆動信号が前記他方の論理レベルになるより前の所定のタイミングまでの第1期間が経過したことを検出する検出回路と、
前記駆動信号が前記一方の論理レベルになってから前記第1期間が経過したことが検出されると、前記端子が基板のグランドラインと短絡されているか否かを判定する判定回路と、
前記バッファ回路の駆動能力を設定する設定回路と、
短絡を示す短絡信号が前記判定回路から出力されると、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力する信号出力回路と、
前記短絡信号が前記判定回路から出力されると、前記バッファ回路を動作させる電源の供給を停止する電源回路と、
を備え、
前記バッファ回路は、
前記設定回路から第1信号が出力される場合、前記バッファ回路の駆動能力を第1の状態とし、前記設定回路から第2信号が出力される場合、前記バッファ回路の駆動能力を第1の状態より高い第2の状態とし、
前記設定回路は、
前記バッファ回路の駆動能力が前記第1の状態となる場合、前記短絡信号を前記信号出力回路に出力させ、
前記バッファ回路の駆動能力が前記第2の状態となる場合、前記短絡信号を前記電源回路に出力させ、
前記信号出力回路は、
前記短絡信号に基づいて、入力される前記駆動信号を前記他方の論理レベルに変化させて前記バッファ回路に対して出力し、
前記電源回路は、
前記短絡信号に基づいて、前記電源の供給を停止すること、
を特徴とする電源回路。
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