JPH05268013A - 半導体集積回路及び半導体集積回路の遅延時間調整方法 - Google Patents
半導体集積回路及び半導体集積回路の遅延時間調整方法Info
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- JPH05268013A JPH05268013A JP4063502A JP6350292A JPH05268013A JP H05268013 A JPH05268013 A JP H05268013A JP 4063502 A JP4063502 A JP 4063502A JP 6350292 A JP6350292 A JP 6350292A JP H05268013 A JPH05268013 A JP H05268013A
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Abstract
(57)【要約】
【目的】 インバータチェーンと複数のコンデンサを有
する遅延回路において、前記複数のコンデンサの接続形
態を各種設定できるようにし、遅延時間の調節を容易に
する。 【構成】 複数のコンデンサＣ１２１〜Ｃ１２ｎを、各
々フューズＦ１１１〜Ｆ１１ｎ，Ｆ１３１〜Ｆ１３ｎ，
Ｆ１４１〜Ｆ１４（ｎ−１）を介して並列、直列のどち
らにも対応できるようフューズを介して接続した。
する遅延回路において、前記複数のコンデンサの接続形
態を各種設定できるようにし、遅延時間の調節を容易に
する。 【構成】 複数のコンデンサＣ１２１〜Ｃ１２ｎを、各
々フューズＦ１１１〜Ｆ１１ｎ，Ｆ１３１〜Ｆ１３ｎ，
Ｆ１４１〜Ｆ１４（ｎ−１）を介して並列、直列のどち
らにも対応できるようフューズを介して接続した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の遅延
回路、特に、遅延回路の調整に関するものである。
回路、特に、遅延回路の調整に関するものである。
【０００２】
【従来の技術】多くの半導体集積回路では、信号伝達に
於ける遅延時間を調整するために、２つのインバータを
接続する信号線とグランドとの間にコンデンサを接続し
た回路が利用されている。このような回路においては、
前記２つのインバータのうち前段のインバータに対する
入力電圧がローレベルからハイレベルに変化すると、前
記信号線の電圧はコンデンサの放電に伴って低下し、前
記信号線の電圧が後段のインバータのしきい値を下回る
と後段のインバータの出力電圧はローレベルからハイレ
ベルに変化する。このようにして、信号の遅延が達成さ
れる。
於ける遅延時間を調整するために、２つのインバータを
接続する信号線とグランドとの間にコンデンサを接続し
た回路が利用されている。このような回路においては、
前記２つのインバータのうち前段のインバータに対する
入力電圧がローレベルからハイレベルに変化すると、前
記信号線の電圧はコンデンサの放電に伴って低下し、前
記信号線の電圧が後段のインバータのしきい値を下回る
と後段のインバータの出力電圧はローレベルからハイレ
ベルに変化する。このようにして、信号の遅延が達成さ
れる。
【０００３】しかしながら、このような遅延回路では、
あらかじめコンデンサ容量は使用するメタルパターンに
よって決められていたので、半導体集積回路の製造工程
終了後に遅延時間の修正ができないという欠点があっ
た。この欠点を解消するため、インバータを複数段縦続
接続した遅延回路において、図３に示すような、各イン
バータ３２，３４間の接続線３３と一定電位との間に、
フューズ素子Ｆ３１１，Ｆ３１２，Ｆ３１３，…，Ｆ３
１ｎ及びキャパシタＣ３２１，Ｃ３２２，Ｃ３２３，
…，Ｃ３２ｎを直列に接続した遅延回路が平成２年特許
公開第１８３６２２号公報に開示されている。前記公報
に開示された回路においては、半導体集積回路の製造工
程終了後に、フューズを切断することによりコンデンサ
容量を調整し、遅延時間の修正を行うことができる。
あらかじめコンデンサ容量は使用するメタルパターンに
よって決められていたので、半導体集積回路の製造工程
終了後に遅延時間の修正ができないという欠点があっ
た。この欠点を解消するため、インバータを複数段縦続
接続した遅延回路において、図３に示すような、各イン
バータ３２，３４間の接続線３３と一定電位との間に、
フューズ素子Ｆ３１１，Ｆ３１２，Ｆ３１３，…，Ｆ３
１ｎ及びキャパシタＣ３２１，Ｃ３２２，Ｃ３２３，
…，Ｃ３２ｎを直列に接続した遅延回路が平成２年特許
公開第１８３６２２号公報に開示されている。前記公報
に開示された回路においては、半導体集積回路の製造工
程終了後に、フューズを切断することによりコンデンサ
容量を調整し、遅延時間の修正を行うことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示す従来の遅延回路では、コンデンサが並列接続されて
いるため、全コンデンサ容量が各コンデンサＣ３２１，
Ｃ３２２，Ｃ３２３，…，Ｃ３２ｎの容量の組み合わせ
の和でしか選択できず、また、前記全コンデンサ容量の
最小値は、前記各コンデンサＣ３２１，Ｃ３２２，Ｃ３
２３，…，Ｃ３２ｎのうち最小の容量を持つコンデンサ
の容量値であった。従って、全コンデンサ容量の設定値
が制限され、遅延時間の微調整が困難であった。
示す従来の遅延回路では、コンデンサが並列接続されて
いるため、全コンデンサ容量が各コンデンサＣ３２１，
Ｃ３２２，Ｃ３２３，…，Ｃ３２ｎの容量の組み合わせ
の和でしか選択できず、また、前記全コンデンサ容量の
最小値は、前記各コンデンサＣ３２１，Ｃ３２２，Ｃ３
２３，…，Ｃ３２ｎのうち最小の容量を持つコンデンサ
の容量値であった。従って、全コンデンサ容量の設定値
が制限され、遅延時間の微調整が困難であった。
【０００５】本発明は、各コンデンサが並列・直列のど
ちらにも接続できるようにフューズを用いて接続するこ
とにより、前記欠点を解消することを目的とする。
ちらにも接続できるようにフューズを用いて接続するこ
とにより、前記欠点を解消することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、第１のノード
と第２のノードとの間を接続する配線、基準電位ノー
ド、および、第１電極および第２電極を有する第１およ
び第２の容量手段を有する半導体集積回路において、前
記配線と前記第１の容量手段の第１電極との間に接続さ
れた第１の切断可能な配線部と、前記第１の容量手段の
第２電極と前記基準電位ノードとの間に接続された第２
の切断可能な配線部と、前記配線と前記第２の容量手段
の第１電極との間に接続された第３の切断可能な配線部
と、前記第２の容量手段の第２電極と前記基準電位ノー
ドとの間に接続された第４の切断可能な配線部と、前記
第１の容量手段の第２電極と、前記第２の容量手段の第
１電極との間に接続された第５の切断可能な配線部とで
構成した。
と第２のノードとの間を接続する配線、基準電位ノー
ド、および、第１電極および第２電極を有する第１およ
び第２の容量手段を有する半導体集積回路において、前
記配線と前記第１の容量手段の第１電極との間に接続さ
れた第１の切断可能な配線部と、前記第１の容量手段の
第２電極と前記基準電位ノードとの間に接続された第２
の切断可能な配線部と、前記配線と前記第２の容量手段
の第１電極との間に接続された第３の切断可能な配線部
と、前記第２の容量手段の第２電極と前記基準電位ノー
ドとの間に接続された第４の切断可能な配線部と、前記
第１の容量手段の第２電極と、前記第２の容量手段の第
１電極との間に接続された第５の切断可能な配線部とで
構成した。
【０００７】前記第１のノードは、例えば、第１のイン
バータの出力端子に接続されるノードで、前記第２のノ
ードは、例えば、第２のインバータの入力端子に接続さ
れるノードである。前記第１および第２の容量手段は、
例えば、第１電極と第２電極の間に誘電体を有するコン
デンサである。前記基準電位ノードは、例えば、接地さ
れるノードである。前記第１乃至第５の切断可能な接続
部は、電気的手段又はレーザ等の適切な手段によって切
断し、電気的導通を断つことができる例えば、ヒューズ
である。
バータの出力端子に接続されるノードで、前記第２のノ
ードは、例えば、第２のインバータの入力端子に接続さ
れるノードである。前記第１および第２の容量手段は、
例えば、第１電極と第２電極の間に誘電体を有するコン
デンサである。前記基準電位ノードは、例えば、接地さ
れるノードである。前記第１乃至第５の切断可能な接続
部は、電気的手段又はレーザ等の適切な手段によって切
断し、電気的導通を断つことができる例えば、ヒューズ
である。
【０００８】
【作用】前記構成の回路では、その製造工程終了後に、
前記第１乃至第５の切断可能な接続部のうち、所望の接
続部を切断することにより、前記配線に電気的に接続さ
れる容量手段数および前記容量手段の接続形態を変化さ
せることができる。従って、電気的に接続された容量手
段の全容量が様々な値を取り、遅延時間の微調整を行う
ことができる。
前記第１乃至第５の切断可能な接続部のうち、所望の接
続部を切断することにより、前記配線に電気的に接続さ
れる容量手段数および前記容量手段の接続形態を変化さ
せることができる。従って、電気的に接続された容量手
段の全容量が様々な値を取り、遅延時間の微調整を行う
ことができる。
【０００９】
【実施例】以下、本発明の第１の実施例を図１を参照し
て説明する。図１の回路において、入力信号ライン１１
は、入力バッファであるインバータ１２の入力側に接続
され、その出力は信号伝達ライン１３となる。この信号
伝達ライン１３には、第１段フューズＦ１１１，Ｆ１１
２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋１），…，
Ｆ１１ｎ（ｎ＞ｍ；ｎ，ｍは自然数）の第１端子が各々
接続されており、その第２端子にはコンデンサＣ１２
１，Ｃ１２２，…，Ｃ１２ｍ，Ｃ１２（ｍ＋１），…，
Ｃ１２ｎの第１電極がそれぞれ接続されている。さら
に、前記第２段コンデンサは、第３段フューズＦ１３
１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３ｎの第１端子に各々接続され、前記第
３段フューズの第２端子はグランド１６に接続されてい
る。
て説明する。図１の回路において、入力信号ライン１１
は、入力バッファであるインバータ１２の入力側に接続
され、その出力は信号伝達ライン１３となる。この信号
伝達ライン１３には、第１段フューズＦ１１１，Ｆ１１
２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋１），…，
Ｆ１１ｎ（ｎ＞ｍ；ｎ，ｍは自然数）の第１端子が各々
接続されており、その第２端子にはコンデンサＣ１２
１，Ｃ１２２，…，Ｃ１２ｍ，Ｃ１２（ｍ＋１），…，
Ｃ１２ｎの第１電極がそれぞれ接続されている。さら
に、前記第２段コンデンサは、第３段フューズＦ１３
１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３ｎの第１端子に各々接続され、前記第
３段フューズの第２端子はグランド１６に接続されてい
る。
【００１０】加えて、フューズＦ１４１は前記コンデン
サＣ１２１の第２電極とコンデンサＣ１２２の第１電極
との間に接続されている。同様に、フューズＦ１４ｍは
前記コンデンサＣ１２ｍの第２電極と前記コンデンサＣ
１２（ｍ＋１）の第１電極との間に接続されている。
サＣ１２１の第２電極とコンデンサＣ１２２の第１電極
との間に接続されている。同様に、フューズＦ１４ｍは
前記コンデンサＣ１２ｍの第２電極と前記コンデンサＣ
１２（ｍ＋１）の第１電極との間に接続されている。
【００１１】また、前記第１段フューズＦ１１１，Ｆ１
１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋１），
…，Ｆ１１ｎが接続されている信号伝達ライン１３は、
出力バッファであるインバータ１４の入力となり、その
出力は出力ライン１５に接続されている。
１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋１），
…，Ｆ１１ｎが接続されている信号伝達ライン１３は、
出力バッファであるインバータ１４の入力となり、その
出力は出力ライン１５に接続されている。
【００１２】図１における半導体集積回路では、その製
造工程が終了した後に、前記第１段フューズＦ１１１，
Ｆ１１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋
１），…，Ｆ１１ｎ、前記第２段フューズＦ１４１，Ｆ
１４２，Ｆ１４３，…，Ｆ１４ｍ，Ｆ１４（ｍ＋１），
…，Ｆ１４（ｎ−１）および前記第３段フューズＦ１３
１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３ｎを選択的に切断して、信号線１３に
電気的に接続されるコンデンサ数あるいは接続形態を変
化させることによって、全コンデンサ容量を調節するこ
とができる。ここで、全コンデンサ容量とは、直列又は
並列に接続されたコンデンサの実行容量をいう。
造工程が終了した後に、前記第１段フューズＦ１１１，
Ｆ１１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１（ｍ＋
１），…，Ｆ１１ｎ、前記第２段フューズＦ１４１，Ｆ
１４２，Ｆ１４３，…，Ｆ１４ｍ，Ｆ１４（ｍ＋１），
…，Ｆ１４（ｎ−１）および前記第３段フューズＦ１３
１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３ｎを選択的に切断して、信号線１３に
電気的に接続されるコンデンサ数あるいは接続形態を変
化させることによって、全コンデンサ容量を調節するこ
とができる。ここで、全コンデンサ容量とは、直列又は
並列に接続されたコンデンサの実行容量をいう。
【００１３】図３に示す従来の遅延回路では、コンデン
サの数および接続形態の組み合わせにより得られる全コ
ンデンサ容量の最小値は、各コンデンサＣ３２１，Ｃ３
２２，Ｃ３２３，…，Ｃ３２ｎのうち最小の容量を持つ
コンデンサの容量であるが、図１に示す本発明の遅延回
路においては、Ｆ１１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ
１１（ｍ＋１），…，Ｆ１１ｎおよび、Ｆ１３１，Ｆ１
３２，…，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３（ｎ−１）を切断した場合、つまりコ
ンデンサＣ１２１，Ｃ１２２，Ｃ１２３，Ｃ１２ｍ，
…，Ｃ１２（ｍ＋１），…，Ｃ１２ｎを直列に接続した
場合に、全コンデンサ容量Ｃａｌｌは最小となり、最小
値は、 Ｃａｌｌ＝１／（１／Ｃ１２１＋１／Ｃ１２２＋１／Ｃ１２３＋…＋ １／Ｃ１２ｍ＋１／Ｃ１２（ｍ＋１）＋…＋１／Ｃ１２ｎ） となる。ただし、各コンデンサの符号は、各コンデンサ
の容量値を示すものとする。
サの数および接続形態の組み合わせにより得られる全コ
ンデンサ容量の最小値は、各コンデンサＣ３２１，Ｃ３
２２，Ｃ３２３，…，Ｃ３２ｎのうち最小の容量を持つ
コンデンサの容量であるが、図１に示す本発明の遅延回
路においては、Ｆ１１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ
１１（ｍ＋１），…，Ｆ１１ｎおよび、Ｆ１３１，Ｆ１
３２，…，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３（ｍ＋
１），…，Ｆ１３（ｎ−１）を切断した場合、つまりコ
ンデンサＣ１２１，Ｃ１２２，Ｃ１２３，Ｃ１２ｍ，
…，Ｃ１２（ｍ＋１），…，Ｃ１２ｎを直列に接続した
場合に、全コンデンサ容量Ｃａｌｌは最小となり、最小
値は、 Ｃａｌｌ＝１／（１／Ｃ１２１＋１／Ｃ１２２＋１／Ｃ１２３＋…＋ １／Ｃ１２ｍ＋１／Ｃ１２（ｍ＋１）＋…＋１／Ｃ１２ｎ） となる。ただし、各コンデンサの符号は、各コンデンサ
の容量値を示すものとする。
【００１４】前記、全コンデンサ容量Ｃａｌｌは、前記
従来の回路における全コンデンサ容量の最小値より小さ
い値である。従って、従来の遅延回路より広い範囲から
全コンデンサ容量を選択できる。
従来の回路における全コンデンサ容量の最小値より小さ
い値である。従って、従来の遅延回路より広い範囲から
全コンデンサ容量を選択できる。
【００１５】また、本発明の遅延回路においては各コン
デンサを直列、並列、あるいは直並列に接続できるの
で、従来の回路より多数のコンデンサの配線形態を取り
得る。つまり、従来の遅延回路の全コンデンサ容量の設
定値に加えて、１／（１／Ｃ１２１＋１／Ｃ１２２），
Ｃ１２１＋１／（１／Ｃ１２２＋１／Ｃ１２３）等の設
定値をも有し、全コンデンサ容量の設定値が従来よりも
多い。
デンサを直列、並列、あるいは直並列に接続できるの
で、従来の回路より多数のコンデンサの配線形態を取り
得る。つまり、従来の遅延回路の全コンデンサ容量の設
定値に加えて、１／（１／Ｃ１２１＋１／Ｃ１２２），
Ｃ１２１＋１／（１／Ｃ１２２＋１／Ｃ１２３）等の設
定値をも有し、全コンデンサ容量の設定値が従来よりも
多い。
【００１６】従って、従来の遅延回路よりも広範囲に、
多数の全コンデンサ容量値が設定できるので、遅延時間
の微調整を容易に行うことができる。
多数の全コンデンサ容量値が設定できるので、遅延時間
の微調整を容易に行うことができる。
【００１７】次に第２の実施例として図１に示す遅延回
路におけるｎ＝３の場合の回路を図２に示す。図２
（ａ）において、２１，２２はインバータ、２３は信号
伝達ライン、Ｆ２１１，Ｆ２１２，Ｆ２１３，Ｆ２３
１，Ｆ２３２，Ｆ２３３，Ｆ２４１，Ｆ２４２はフュー
ズ、Ｃ２２１，Ｃ２２２，Ｃ２２３はコンデンサであ
る。
路におけるｎ＝３の場合の回路を図２に示す。図２
（ａ）において、２１，２２はインバータ、２３は信号
伝達ライン、Ｆ２１１，Ｆ２１２，Ｆ２１３，Ｆ２３
１，Ｆ２３２，Ｆ２３３，Ｆ２４１，Ｆ２４２はフュー
ズ、Ｃ２２１，Ｃ２２２，Ｃ２２３はコンデンサであ
る。
【００１８】本回路においては、図３に示す従来の遅延
回路におけるｎ＝３の場合と同様にフューズを適宜切断
することにより、全コンデンサ容量をＣ２２１，Ｃ２２
２，Ｃ２２３，Ｃ２２１＋Ｃ２２２，Ｃ２２２＋Ｃ２２
３，Ｃ２２１＋Ｃ２２３あるいは、Ｃ２２１＋Ｃ２２２
＋Ｃ２２３に設定できる。加えて、（１）フューズＦ２
４１，Ｆ２３２，Ｆ２１３を切断することにより図２
（ｂ）に示す回路が得られ、この場合全コンデンサ容量
はＣ２２１＋１／（１／Ｃ２２２＋１／Ｃ２２３）とな
る。また、（２）フューズＦ２３１，Ｆ２１２，Ｆ２４
２を切断することにより図２（ｃ）に示す回路が得ら
れ、この場合、全コンデンサ容量は１／（１／Ｃ２２１
＋１／Ｃ２２２）＋Ｃ２２３となる。（３）フューズＦ
２３１，Ｆ２１２，Ｆ２３２，Ｆ２１３を切断すると、
図２（ｄ）に示す回路が得られ、全コンデンサ容量は１
／（１／Ｃ２２１＋１／Ｃ２２２＋１／Ｃ２２３）とな
る。（４）フューズＦ２１２，Ｆ２１３，Ｆ２３１，Ｆ
２４２を切断すると図２（ｅ）に示す回路が得られ全コ
ンデンサ容量は１／（１／Ｃ２２１＋１／Ｃ２２２）と
なる。（５）フューズＦ２１１，Ｆ２１３，Ｆ２３２，
Ｆ２４１を切断すると図２（ｆ）に示す回路が得られ全
コンデンサ容量は１／（１／Ｃ２２２＋１／Ｃ２２３）
となる。
回路におけるｎ＝３の場合と同様にフューズを適宜切断
することにより、全コンデンサ容量をＣ２２１，Ｃ２２
２，Ｃ２２３，Ｃ２２１＋Ｃ２２２，Ｃ２２２＋Ｃ２２
３，Ｃ２２１＋Ｃ２２３あるいは、Ｃ２２１＋Ｃ２２２
＋Ｃ２２３に設定できる。加えて、（１）フューズＦ２
４１，Ｆ２３２，Ｆ２１３を切断することにより図２
（ｂ）に示す回路が得られ、この場合全コンデンサ容量
はＣ２２１＋１／（１／Ｃ２２２＋１／Ｃ２２３）とな
る。また、（２）フューズＦ２３１，Ｆ２１２，Ｆ２４
２を切断することにより図２（ｃ）に示す回路が得ら
れ、この場合、全コンデンサ容量は１／（１／Ｃ２２１
＋１／Ｃ２２２）＋Ｃ２２３となる。（３）フューズＦ
２３１，Ｆ２１２，Ｆ２３２，Ｆ２１３を切断すると、
図２（ｄ）に示す回路が得られ、全コンデンサ容量は１
／（１／Ｃ２２１＋１／Ｃ２２２＋１／Ｃ２２３）とな
る。（４）フューズＦ２１２，Ｆ２１３，Ｆ２３１，Ｆ
２４２を切断すると図２（ｅ）に示す回路が得られ全コ
ンデンサ容量は１／（１／Ｃ２２１＋１／Ｃ２２２）と
なる。（５）フューズＦ２１１，Ｆ２１３，Ｆ２３２，
Ｆ２４１を切断すると図２（ｆ）に示す回路が得られ全
コンデンサ容量は１／（１／Ｃ２２２＋１／Ｃ２２３）
となる。
【００１９】このように、図２（ａ）に示す回路におい
ては、図３に示す従来の遅延回路のｎ＝３の場合より各
コンデンサの組み合わせパターンを多数設定できるの
で、全コンデンサ容量の設定値が増加する。また、従来
の遅延回路においては、全コンデンサ容量の最小値が、
Ｃ２２１，Ｃ２２２，Ｃ２２３のうち最小の容量を持つ
コンデンサの容量であったが、図２（ａ）に示す回路で
は、全コンデンサ容量の最小値は１／（１／Ｃ２２１＋
１／Ｃ２２２＋１／Ｃ２２３）となり、従来の回路より
小さい値となる。つまり、本回路においては、全コンデ
ンサ容量を広範囲から選択することができる。
ては、図３に示す従来の遅延回路のｎ＝３の場合より各
コンデンサの組み合わせパターンを多数設定できるの
で、全コンデンサ容量の設定値が増加する。また、従来
の遅延回路においては、全コンデンサ容量の最小値が、
Ｃ２２１，Ｃ２２２，Ｃ２２３のうち最小の容量を持つ
コンデンサの容量であったが、図２（ａ）に示す回路で
は、全コンデンサ容量の最小値は１／（１／Ｃ２２１＋
１／Ｃ２２２＋１／Ｃ２２３）となり、従来の回路より
小さい値となる。つまり、本回路においては、全コンデ
ンサ容量を広範囲から選択することができる。
【００２０】更に第３の実施例を示す。
【００２１】図２において、Ｃ２２１，Ｃ２２２，Ｃ２
２３のコンデンサ容量をＣとすると、図３に示す従来の
回路におけるｎ＝３でＣ３２１，Ｃ３２２，Ｃ３２３の
コンデンサ容量がＣの場合と同様に、Ｃ，２Ｃ，３Ｃの
全コンデンサ容量を取り得る。加えて、図２（ｂ）およ
び図２（ｃ）に示す接続形態の場合、全コンデンサ容量
は３Ｃ／２となり、図２（ｄ）の場合はＣ／３、図２
（ｅ）および（ｆ）の場合はＣ／２となる。
２３のコンデンサ容量をＣとすると、図３に示す従来の
回路におけるｎ＝３でＣ３２１，Ｃ３２２，Ｃ３２３の
コンデンサ容量がＣの場合と同様に、Ｃ，２Ｃ，３Ｃの
全コンデンサ容量を取り得る。加えて、図２（ｂ）およ
び図２（ｃ）に示す接続形態の場合、全コンデンサ容量
は３Ｃ／２となり、図２（ｄ）の場合はＣ／３、図２
（ｅ）および（ｆ）の場合はＣ／２となる。
【００２２】インバータ特性が一定の場合、遅延時間は
全コンデンサ容量に比例するので、全コンデンサ容量が
Ｃの場合の遅延時間をｔとすると前記図２に示す回路に
おいて、Ｃ２２１，Ｃ２２２，Ｃ２２３のコンデンサ容
量がＣの場合は、適宜フューズを切断することにより、
０，１／３ｔ，１／２ｔ，ｔ，３／２ｔ，２ｔ，３ｔの
７段階に調整することができる。
全コンデンサ容量に比例するので、全コンデンサ容量が
Ｃの場合の遅延時間をｔとすると前記図２に示す回路に
おいて、Ｃ２２１，Ｃ２２２，Ｃ２２３のコンデンサ容
量がＣの場合は、適宜フューズを切断することにより、
０，１／３ｔ，１／２ｔ，ｔ，３／２ｔ，２ｔ，３ｔの
７段階に調整することができる。
【００２３】図３に示す従来の回路において、同条件の
場合は、０，ｔ，２ｔ，３ｔの４段階の調節となるの
で、本回路は従来の回路に比較し、遅延時間の設定値が
多く、また、最小値も小さく（ただし、全コンデンサ容
量が０の場合を除く）、広範囲からの微調整が可能であ
る。
場合は、０，ｔ，２ｔ，３ｔの４段階の調節となるの
で、本回路は従来の回路に比較し、遅延時間の設定値が
多く、また、最小値も小さく（ただし、全コンデンサ容
量が０の場合を除く）、広範囲からの微調整が可能であ
る。
【００２４】
【発明の効果】以上、詳細に説明したように、インバー
タチェーンと複数のコンデンサを有する遅延回路におい
て、前記インバータ間を接続する信号ラインに電気的に
接続される前記複数のコンデンサを、それぞれ、並列ま
たは直列に接続できるように、フューズを介して接続し
たので、従来の遅延回路と批較して広範囲で、多数の設
定値から全コンデンサ容量を選択することができる。従
って、回路上の特性を調べながら、遅延時間の微調整が
できる。
タチェーンと複数のコンデンサを有する遅延回路におい
て、前記インバータ間を接続する信号ラインに電気的に
接続される前記複数のコンデンサを、それぞれ、並列ま
たは直列に接続できるように、フューズを介して接続し
たので、従来の遅延回路と批較して広範囲で、多数の設
定値から全コンデンサ容量を選択することができる。従
って、回路上の特性を調べながら、遅延時間の微調整が
できる。
【図１】本発明の第１の実施例を示す回路図
【図２】本発明の第２の実施例を示す回路図
【図３】従来の遅延回路を示す回路図
１１，１３，１５ 信号ライン １２，１４ インバータ １６ グランド Ｆ１１１，Ｆ１１２，Ｆ１１３，…，Ｆ１１ｍ，Ｆ１１
（ｍ＋１），…，Ｆ１１ｎ フューズ Ｆ１３１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３
（ｍ＋１），…，Ｆ１３ｎ フューズ Ｆ１４１，Ｆ１４２，Ｆ１４３，…，Ｆ１４ｍ，Ｆ１４
（ｍ＋１），…，Ｆ１４（ｎ−１） フューズ Ｃ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｍ，Ｃ１２
（ｍ＋１），…，Ｃ１２ｎ コンデンサ
（ｍ＋１），…，Ｆ１１ｎ フューズ Ｆ１３１，Ｆ１３２，Ｆ１３３，…，Ｆ１３ｍ，Ｆ１３
（ｍ＋１），…，Ｆ１３ｎ フューズ Ｆ１４１，Ｆ１４２，Ｆ１４３，…，Ｆ１４ｍ，Ｆ１４
（ｍ＋１），…，Ｆ１４（ｎ−１） フューズ Ｃ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｍ，Ｃ１２
（ｍ＋１），…，Ｃ１２ｎ コンデンサ
Claims (4)
- 【請求項１】 第１のノードと第２のノードとの間を接
続する配線、基準電位ノード、および、第１電極および
第２電極を有する第１および第２の容量手段を有する半
導体集積回路において、 前記配線と前記第１の容量手段の第１電極との間に接続
された第１の切断可能な配線部と、 前記第１の容量手段の第２電極と前記基準電位ノードと
の間に接続された第２の切断可能な配線部と、 前記配線と前記第２の容量手段の第１電極との間に接続
された第３の切断可能な配線部と、 前記第２の容量手段の第２電極と前記基準電位ノードと
の間に接続された第４の切断可能な配線部と、 前記第１の容量手段の第２電極と、前記第２の容量手段
の第１電極との間に接続された第５の切断可能な配線部
と、 を、有することを特徴とする半導体集積回路。 - 【請求項２】 前記第１のノード、前記第２のノードは
それぞれ第１のインバータの出力端子、第２のインバー
タの入力端子に接続していることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 前記第１乃至第５の切断可能な配線部
は、それぞれ第１乃至第５のフューズであることを特徴
とする請求項１又は２記載の半導体集積回路。 - 【請求項４】 遅延回路における信号の遅延時間調整方
法において、入力バッファと出力バッファとの間を接続
する配線、基準電位ノード、第１電極および第２電極を
有する第１および第２の容量手段、および第１乃至第５
の切断可能な配線部とを有する半導体集積回路であっ
て、 前記第１の切断可能な配線部が、前記配線と前記第２の
容量手段の第１電極との間に接続され、 前記第２の切断可能な配線部が、前記第１の容量手段の
第２電極と前記基準電位ノードとの間に接続され、 前記第３の切断可能な配線部が、前記配線と前記第２の
容量手段の第１電極との間に接続され、 前記第４の切断可能な配線部が、前記第２の容量手段の
第２電極と、前記第２の容量手段の第１電極との間に接
続された半導体集積回路を準備する工程と、 前記第１乃至第５の切断可能な配線部のうち、所望の切
断可能な配線部を切断する工程とを有し、 前記配線を流れる信号の遅延時間を調整することを特徴
とする半導体集積回路の遅延時間調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063502A JPH05268013A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路及び半導体集積回路の遅延時間調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063502A JPH05268013A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路及び半導体集積回路の遅延時間調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268013A true JPH05268013A (ja) | 1993-10-15 |
Family
ID=13231076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063502A Pending JPH05268013A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路及び半導体集積回路の遅延時間調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268013A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998027592A1 (de) * | 1996-12-16 | 1998-06-25 | Siemens Aktiengesellschaft | Integrierte halbleiterschaltung mit kapazitäts-redundanz |
| WO1998028759A1 (en) * | 1996-12-24 | 1998-07-02 | Ericsson Inc. | Rf capacitor circuit and method of electronically tuning same |
| US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
| JP2006148515A (ja) * | 2004-11-19 | 2006-06-08 | Ricoh Co Ltd | 遅延回路及び発振回路 |
-
1992
- 1992-03-19 JP JP4063502A patent/JPH05268013A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998027592A1 (de) * | 1996-12-16 | 1998-06-25 | Siemens Aktiengesellschaft | Integrierte halbleiterschaltung mit kapazitäts-redundanz |
| WO1998028759A1 (en) * | 1996-12-24 | 1998-07-02 | Ericsson Inc. | Rf capacitor circuit and method of electronically tuning same |
| US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
| JP2006148515A (ja) * | 2004-11-19 | 2006-06-08 | Ricoh Co Ltd | 遅延回路及び発振回路 |
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