CN103138736A - 半导体集成电路和使用它的光传感器设备 - Google Patents

半导体集成电路和使用它的光传感器设备 Download PDF

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Abstract

本发明的半导体集成电路，在元件阵列(14)中设置电阻阵列，将特性值分布的平均值与由元件阵列(14)获得的合成电阻值的中心值关联，用十进制数以‘15’～‘8’的降序设定调整信息生成电路(12)中与大于上述中心值的合成电阻值对应的调整信息的排列，用十进制数‘0’～‘7’以升序设定与上述中心值以下的合成电阻值对应的调整信息的排列。变换电路(13)变换来自调整信息生成电路(12)的调整信息，生成为了从元件阵列(14)的电阻阵列中获得各合成电阻值而选择截止的电阻的元件选择信息。由此，大幅度地削减在生成上述分布中的‘平均值±2σ’的范围内关联的调整信息的情况下的熔丝熔断根数。

Description

半导体集成电路和使用它的光传感器设备
技术领域
本发明涉及半导体集成电路和使用它的光传感器设备。
背景技术
对携带设备所内置的光传感器来说，期望高灵敏度和高精度。
在上述光传感器的制造中，光接收灵敏度的偏差或发光强度的特性偏差成为问题，需要在构成上述光传感器的半导体集成电路中包括内置了熔丝的调整电路(trimming circuit)，通过将熔丝熔断而进行上述半导体集成电路的调整，从而降低上述光传感器的制造偏差。在该情况下，熔丝的熔断对上述半导体集成电路造成损伤，所以优选尽可能减少要熔断的熔丝的数量。
作为上述那样的、包括了内置熔丝的调整电路的半导体集成电路，有特开昭63-164239号公报所公开的半导体集成电路装置。如图8所示，在该半导体集成电路装置中，包括：作为被校正电路的模拟电路3；将模拟电路3的电路常数在增加方向上进行修正的第1调整电路1；以及将模拟电路3的电路常数在减少方向上进行修正的第2调整电路2。第1调整电路1具有加权的电阻值R、2R、4R的电阻R1、R2、R3，另一方面，第2调整电路2具有加权的电阻值R、2R、4R的电阻R4、R5、R6。
上述各电阻R1～R6通过开关元件(晶体管)Q1～Q6和反相器，连接到具有存储元件功能的熔丝元件F1～F6，通过在端子焊盘(pad)P上施加规定的编程电压进行对各熔丝元件F1～F6的程序(写入)。
即，由上述端子焊盘P施加了编程电压的熔丝元件被熔断而成为截止状态，仅与其对应的电阻从模拟电路3分开。相对于此，未熔断的电阻并联地连接到模拟电路3的发射极负载电阻RE。由此，选择通过上述程序分开的电阻，修正模拟电路3的电路常数。
此外，作为包括检测被调整电路熔断的熔丝的信息而生成并输出调整信息的调整信息生成电路的半导体集成电路，有特开2008-293206号公报所公开的半导体集成电路装置。如图9所示，该半导体集成电路装置包括调整信号生成电路6和可变电阻元件7。
上述调整信号生成电路6检测内置的熔丝的熔断信息并作为调整信息输出。
在上述可变电阻元件7上设置串联连接的5个电阻R0～R4，各电阻R0、R1、R2、R3、R4具有加权的电阻值R、R、2R、4R、8R。而且，在电阻R1的两端，连接有具有开关元件功能的晶体管MN0的源极和漏极。以下，同样地，在电阻R2的两端连接有晶体管MN1的源极和漏极，在电阻R3的两端连接有晶体管MN2的源极和漏极，在电阻R4的两端连接有晶体管MN3的源极和漏极。
此外，在上述晶体管MN0的栅极上，连接有调整信号生成电路6的调整信号端子FUSE[0]。以下，同样地，在晶体管MN1的栅极上连接有调整信号端子FUSE[1]，在晶体管MN2的栅极上连接有调整信号端子FUSE[2]，在晶体管MN3的栅极上连接有调整信号端子FUSE。
这里，如上所述，优选尽可能减少为了进行半导体集成电路装置5的调整而要熔断的熔丝的数，因此优选使上述调整所需要的熔丝的数本身少。作为这样的使上述调整用的熔丝少的调整信号生成电路6，考虑图10所示的电路结构。
在图10所示的调整信号生成电路6中，每个调整信号端子FUSE[0]～FUSE[3]具有内部电路6a～6d，对应于各个内部电路6a～6d分别设置一个熔丝。而且，在内部电路6a中，连接到调整信号端子FUSE[0]的节点N0通过上拉电阻RB0连接到电源Vcc，并且通过熔丝F0而被接地。以下，在内部电路6b～6d中也同样地，调整信号端子FUSE[1]通过上拉电阻RB1连接到电源Vcc，并且通过熔丝F1而被接地，调整信号端子FUSE[2]通过上拉电阻RB2连接到电源Vcc，并且通过熔丝F2而被接地，调整信号端子FUSE[3]通过上拉电阻RB3连接到电源Vcc，并且通过熔丝F3而被接地。
在上述结构的半导体集成电路装置5中，例如，若内部电路6c的熔丝F2被熔断，则从对应的调整信号端子FUSE[2]输出接近电源电压Vcc的电位的调整信号。由此，可变电阻元件7的晶体管MN2导通，电阻R3的两端被短路。另一方面，在内部电路6b的熔丝F1没有被熔断的情况下，对应的调整信号端子FUSE[1]仍然被接地。由此，可变电阻元件7的晶体管MN1维持截止状态而电阻R2的两端没有被短路。于是，对应于熔断的熔丝的晶体管导通，从而对应的电阻的两端被短路。其结果，串联连接的电阻R0～R4的合成电阻值成为与没有被熔断的熔丝对应的电阻的电阻值的合计值。
图11表示为了从上述可变电阻元件7的电阻R1～R4的串中选择进行短路而无效的电阻，以表示从调整信号端子FUSE[0]～FUSE[3]同时输出的四个调整信号的4比特的比特序列组成的调整信息(最低位比特而关联调整信号端子FUSE[0])(图11A)、以表示在晶体管MN0～MN3的栅极上同时输入的四个电阻选择信号的4比特的比特序列组成的电阻选择信息(最低位比特对应于晶体管MN0)(图11B)、电阻R0～电阻R4的合成电阻值(图11C)、熔断的熔丝的根数(图11D)、获得的半导体集成电路装置5的某个特性值的出现频度分布(以下，也有简称为分布的情况)(图11E)。
这里，在上述调整信息中，‘1’意味着‘H’电平的调整信号，并意味着熔断熔丝，另一方面，‘0’意味着‘L’电平的调整信号，并意味着不熔断熔丝。而且，在上述电阻选择信息中，‘1’意味着‘H’电平的电阻选择信号，并意味着晶体管的导通，另一方面，‘0’意味着‘L’电平的电阻选择信号，并意味着晶体管的截止。
如图11所示，在所制造的半导体集成电路装置5中的制造偏差的大多数(95.45％)进入的‘平均值±2σ(标准偏差)’的范围中，熔断熔丝的为合计10根。再有，熔断熔丝的根数是对应的调整信息中的‘1’的数。
但是，在上述以往的半导体集成电路装置5中，有以下问题。
即，上述熔丝的熔断对半导体造成不少损伤。此外，有在熔断的可靠性上发生问题的顾虑，对质量产生不良影响。因此，优选尽可能降低熔丝熔断的个数。
在图11中，在制造偏差‘平均值±2σ(标准偏差)’的范围内，每一个调整信息的熔断熔丝的根数为1根～3根，看似很少。但是，制造偏差的大多数即95.45％进入制造偏差‘平均值±2σ(标准偏差)’的范围内，所以实际熔断的熔丝的总根数多，相应地对质量造成不良影响的几率也高。
这样的问题，在上述专利文献1所公开的半导体集成电路装置的情况下也是同样的。再有，如图8所示，输入到各熔丝元件F1～F6的程序为6比特，由于比图9所示的半导体集成电路装置5的情况的4比特多，相应该部分的制造偏差‘平均值±2σ(标准偏差)’的范围内的熔断熔丝的根数也多。
发明内容
发明要解决的课题
因此，本发明的课题是，提供可以减少对特性值进入该特性值的出现频度分布中的平均值±2×(标准偏差)的范围的产品的调整时的熔丝熔断根数的半导体集成电路，以及使用它的光传感器设备。
用于解决课题的方案
为了解决上述课题，本发明的半导体集成电路包括：
动作电路，具有电路常数，并且进行与所述电路常数对应的动作；
元件阵列，内置被排列的多个元件，并且根据元件选择信息而将一部分元件选择性地截止，从而基于所述多个元件的输出，修正所述动作电路的电路常数；
调整信息生成电路，内置多个熔丝，并且生成并输出以与各熔丝对应的比特的序列表示了所述多个熔丝的各个熔丝是否被熔断的调整信息；以及
变换电路，将从所述调整信息生成电路输出的所述调整信息的比特序列，变换为以与各元件对应的比特的序列表示了是否将所述元件阵列中的所述多个元件的各个元件截止的所述元件选择信息，
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数是可取的熔断根数中最少根数的调整信息，作为所述特性值呈现该特性值的出现频度分布中的平均值的情况下的所述调整信息，
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数为次于所述最少根数的根数的调整信息，作为所述动作电路的特性值进入所述出现频度分布中的平均值±2×(标准偏差)的范围的情况下的所述调整信息。
根据上述结构，分配表示上述熔丝的熔断根数为最少根数的调整信息，作为上述特性值呈现上述出现频度分布中的平均值的情况下的上述调整信息，分配表示上述熔丝的熔断根数次于上述最少根数的调整信息，作为上述特性值进入上述出现频度分布中的平均值±2×(标准偏差)范围的情况下的上述调整信息。
因此，可以减少对修正前的上述特性值进入上述特征值的出现频度分布中的平均值±2×(标准偏差)范围的产品的调整时的熔丝熔断根数。
即，根据本发明，可以减少调整时的上述熔丝的熔断造成的对半导体的损伤，抑制对本半导体集成电路的质量产生不良影响。
特别地，分配表示上述熔丝的熔断根数为最少数的调整信息，作为来自上述动作电路的修正前的上述特性值呈现上述出现频度分布中的平均值的情况下的上述调整信息。因此，在对许多‘修正前的上述特性值呈现上述出现频度分布中的平均值’的产品进行调整时，可以使上述熔丝的熔断根数最少，防止对本半导体集成电路的质量产生不良影响。
此外，在一实施方式的半导体集成电路中，
所述元件阵列中内置的所述多个元件串联地排列，
将通过所述元件阵列中没有被截止的元件的组合所得的多个合成物性值以升序排列或降序排列的情况下的中心值，与所述出现频度分布中的平均值关联，并且将呈现比所述中心值小的值或大的值的各合成物性值，根据所述出现频度分布的偏差而与比所述出现频度分布的平均值小的所述特性值关联，另一方面，将呈现比所述中心值大的值或小的值的各合成物性值，根据所述出现频度分布的偏差而与比所述出现频度分布的平均值大的所述特性值关联，
所述变换电路的所述变换如下进行：
将表示所述熔丝的熔断根数为所述最少根数的调整信息变换为可以选择所述截止元件的组合的所述元件选择信息，以使所述调整信息成为所述多个合成物性值的中心值，
将表示所述熔丝的熔断根数为次于所述最少根数的根数的调整信息变换为可以选择所述截止元件的组合的所述元件选择信息，以使所述调整信息成为根据所述出现频度分布的偏差而与进入所述出现频度分布中的平均值±2×(标准偏差)的范围的所述特性值关联的所述合成物性值。
根据该实施方式，可以将通过所述元件阵列中没有被截止的元件的组合所得的多个合成物性值，对于比上述出现频度中的平均值小的值侧的多个上述特性值和比上述平均值大的值侧的多个上述特性值，各大致同数升序排列或降序排列地对应。
而且，通过上述变换电路，可以将表示上述熔丝的熔断根数为上述最少根数和次于该根数的根数的调整信息，变换为用于成为与上述出现频度分布中的平均值±2×(标准偏差)的范围的上述合成物性值关联的上述元件选择信息。
此外，在一实施方式的半导体集成电路中，
从所述调整信息生成电路输出的所述调整信息的分配如下进行：
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数为0根的调整信息，作为所述特性值呈现所述出现频度分布中的平均值的情况下的所述调整信息，
分配对于呈现所述平均值的情况下的所述调整信息分配的调整信息中连续的调整信息，作为在所述特性值进入从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的其中一个的情况下的所述调整信息，
分配对于呈现所述平均值的情况下的所述调整信息、以及进入从平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述一方的情况下的所述调整信息所分配的调整信息的最高位比特反转所得的调整信息，作为在所述特性值进入从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的另一个的情况下的所述调整信息。
根据该实施方式，可以使上述修正前的上述特性值进入从上述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的上述另一方的情况下的上述调整信息中的除了上述最高位比特以外的低位的所有比特的比特数据，与呈现上述平均值的情况下的上述调整信息和进入从平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的上述一方的情况下的上述调整信息中的除了上述最高位的低位的所有比特的比特数据相同。
此外，在一实施方式的半导体集成电路中，
所述变换电路的所述变换如下进行：
表示所述调整信息生成电路所内置的所述熔丝的熔断根数为0根的调整信息变换为可以选择所述截止的元件的组合的所述元件选择信息，所述截止的元件的组合使所述元件阵列中的所述元件的合成物性值为多个合成物性值的中心值，
表示所述熔丝的熔断根数为0根的调整信息中连续的调整信息，变换为可以选择所述截止的元件的组合的所述元件选择信息，以使所述调整信息成为根据偏差而与从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述一方关联的所述合成物性值，
反转了表示所述熔丝的熔断根数为0根的调整信息和该调整信息上连续的调整信息的最高位比特所得的调整信息，变换为可以选择所述截止的元件的组合的所述元件选择信息，以使所述调整信息成为根据偏差而与从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述另一方关联的所述合成物性值。
根据该实施方式，上述变换电路，将表示上述熔丝的熔断根数为0根的第1调整信息、接续上述第1调整信息的第2调整信息、反转上述第1、第2调整信息的最高位比特所得的调整信息，变换为可以选择上述截止的元件的组合的上述元件选择信息，以使调整信息成为与升序排列或降序排列由上述元件阵列中未截止的元件的组合所得的多个合成物性值的情况下的中心值，以及与上述出现频度分布中的平均值±2×(标准偏差)的范围关联的同时还处于上述中心值前后的上述合成物性值，所以可以使上述变换电路的电路结构简单。
此外，在一实施方式的半导体集成电路中，
所述变换电路包括：
“非”门，反转所述调整信息中的最高位比特的比特数据，作为所述元件选择信息的最高位比特的比特数据输出；以及
多个“异或”门，输入低于所述调整信息中的所述最高位比特的任何一个低位比特的比特数据和所述调整信息中的所述最高位比特的比特数据，输出低于所述元件选择信息的所述最高位比特的任何一个低位比特的比特数据。
根据该实施方式，可以用一个“非”门和多个“异或”门简单地构成上述变换电路的电路结构。
此外，在一实施方式的半导体集成电路中，
在进行了从所述调整信息生成电路输出的所述调整信息的所述分配后，进行再分配，以使所述出现频度分布中的出现频度越高，所述熔丝的熔断根数越少，在所述出现频度的减少的同时所述熔丝的熔断根数单纯地增加，
所述变换电路对于进行了所述再分配的所述调整信息进行所述变换。
根据该实施方式，进行再分配，以使上述出现频度分布中的出现频度越高，上述熔丝的熔断根数越少，在减少上述出现频度的同时单纯地增加上述熔丝的熔断根数。因此，可进一步减少对修正前的上述特性值进入该特性值的出现频度分布中的平均值±2×(标准偏差)范围的产品进行调整时的熔丝熔断根数。
此外，本发明的光传感器设备的特征在于，包括：
发光元件和光接收元件；
控制所述发光元件而发射光的发光控制电路；以及
将来自所述光接收元件的电信号放大的光接收电路，
在所述发光控制电路和所述光接收电路的至少一方中，装载了所述本发明的半导体集成电路。
根据上述结构，在上述发光控制电路和上述光接收电路的至少一方中，可以装载上述半导体集成电路，可以减少对修正前的特性值进入该特性值的出现频度分布中的平均值±2×(标准偏差)范围的产品进行调整时的熔丝熔断根数，减少上述熔丝的熔断造成的对半导体的损伤，从而抑制对质量产生不良影响。
因此，可以不损害上述发光控制电路和上述光接收电路的质量，而抑制光接收灵敏度的偏差或发光强度特性的偏差。其结果，可以抑制产生不合格品，可以实现成本下降。
从以上可知，本发明的半导体集成电路，分配表示调整信息生成电路的熔丝的熔断根数为最少根数的调整信息，作为动作电路的特性值呈现该特性值的出现频度分布中的平均值的情况下的调整信息，分配表示上述熔丝的熔断根数为次于上述最少根数的调整信息，作为上述特性值进入上述出现频度分布中的平均值±2×(标准偏差)范围的情况下的调整信息。
而且，通过变换电路，将从上述调整信息生成电路输出的上述调整信息的比特序列，变换为以各元件关联的比特序列表示是否截止上述元件阵列中的上述多个元件的各个元件的上述元件选择信息。
因此，可以减少对修正前的特性值进入该特性值的出现频度分布中的平均值±2×(标准偏差)范围的产品的调整时的熔丝熔断根数。其结果，可以减少调整时的上述熔丝的熔断造成的对半导体的损伤，从而抑制对本半导体集成电路的质量产生不良影响。
特别地，分配表述上述熔丝的熔断根数为最少根数的调整信息，作为来自上述动作电路的修正前的上述特性值呈现上述出现频度分布中的平均值的情况下的上述调整信息。因此，在对多数‘修正前的上述特性值呈现上述出现频度分布中的平均值’的产品进行调整时，可以使上述熔丝的熔断根数最少，从而防止对本半导体集成电路的质量产生不良影响。
此外，本发明的光传感器设备，在发光控制电路和光接收电路的至少一方中，装载了本发明的半导体集成电路，可以减少对修正前的上述特性值进入该特性值的出现频度分布中的平均值±2×(标准偏差)范围的产品的调整时的熔丝熔断根数，减少因上述熔丝的熔断造成的对半导体的损伤，从而抑制对质量产生不良影响，所以可以不损害上述发光控制电路和上述光接收电路的质量，而抑制光接收灵敏度特性的偏差或发光强度特性的偏差。
因此，可以抑制产生不合格品，可以实现成本降低。
附图说明
图1是本发明的半导体集成电路的概略结构图。
图2是图1的元件阵列的具体的电路图。
图3是图1的调整信息生成电路的具体的电路图。
图4是图1的变换电路的具体的电路图。
图5A～图5E是表示调整信息、电阻选择信息、电阻R的合成电阻值、熔断熔丝根数和某个特性值的分布的图。
图6是与图4不同的变换电路的具体的电路图。
图7A～图7E是表示与图5A～图5E不同的调整信息、电阻选择信息、电阻R的合成电阻值、熔断熔丝根数和某个特性值的分布的图。
图8是表示以往的具备调整电路的半导体集成电路装置的图。
图9是表示以往的具备调整信息生成电路的半导体集成电路装置的概略的图。
图10是表示图9的一例调整信号生成电路的图。
图11A～图11E是表示调整信息、电阻选择信息、电阻R的合成电阻值、熔断熔丝根数和某个特性值的分布的图。
图12是表示光传感器设备的结构的方框图。
标号说明
11...半导体集成电路
12...调整信息生成电路
13...变换电路
14...元件阵列
15...动作电路
R0～R4...电阻
MN0～MN3...晶体管
F0～F3...熔丝
16...“非”门
17～19...“异或”门
20，21，23，24，26，27，28，29...“与”门
22，25，30...“或”门
31...逻辑电路
101发光元件
102光接收元件
103发光控制电路
104光接收电路
具体实施方式
以下，根据图示的实施方式更详细地说明本发明。
第1实施方式
图1是本实施方式的半导体集成电路的概略结构图。
在图1中，11是半导体集成电路，包括调整信息生成电路12、变换电路13、元件阵列14和动作电路15。
在上述结构中，上述调整信息生成电路12如后面详述那样内置多个熔丝，生成表示上述各熔丝是否因调整而被熔断的调整信号，并输出作为表示所有熔丝的调整信号的比特序列构成的调整信息。
上述变换电路13将从调整信息生成电路12输出的调整信息的比特序列，进行如后面详述那样的变换，生成作为比特序列的元件选择信息。元件阵列14根据由变换电路13生成的元件选择信息，使内置的电阻阵列或电容阵列等的元件阵列中的一部分选择性地截止，基于上述元件阵列的输出来修正动作电路15的电路常数。由此，修正动作电路15的特性值、即半导体集成电路11的特性值。
图2是表示上述元件阵列14的具体的电路图。再有，本实施方式的元件阵列14具有电阻阵列，具有与图9所示的以往的半导体集成电路装置5中的可变电阻元件7相同的结构。但是，元件阵列14不限于电阻阵列，即使为电容阵列等其他元件阵列也完全没有关系。
即，在上述元件阵列14中设置串联连接的5个电阻R0～R4，各电阻R0、R1、R2、R3、R4具有加权的电阻值R、R、2R、4R、8R。而且，在电阻R1的两端，连接具有开关元件功能的晶体管MN0的源极和漏极。以下，同样地，在电阻R2的两端，连接晶体管MN1的源极和漏极，在电阻R3的两端，连接晶体管MN2的源极和漏极，在电阻R4的两端，连接晶体管MN3的源极和漏极。以下，在统称电阻R0、R1、R2、R3、R4的情况下称为电阻R。此外，在统称晶体管MN0～MN3的情况下称为晶体管MN。
再有，在本发明中，上述元件阵列14中包含的调整用的电阻R和晶体管MN的数不限定于4个，也可以根据动作电路15中的上述电路常数的修正的程度而适当设定。
此外，在上述晶体管MN0的栅极上连接有电阻选择端子DATA[0]。以下，同样地，在晶体管MN1的栅极上连接有电阻选择端子DATA[1]，在晶体管MN2的栅极上连接有电阻选择端子DATA[2]，在晶体管MN3的栅极上连接有电阻选择端子DATA[3]。
图3表示上述调整信息生成电路12的具体的电路图。调整信息生成电路12对每个调整信号端子FUSE[0]～FUSE[3]具有内部电路12a～12d。而且，内部电路12a包括：连接在输出节点A0和电源电位VDD之间的熔丝F0；连接在输出节点A0和接地电位GND之间的下拉电阻R10；栅极连接到输出节点A0，并且源极连接到接地电位GND，另一方面，漏极连接到调整信号端子FUSE[0]的晶体管MNa0；以及连接在调整信号端子FUSE[0]和电源电位VDD之间的上拉电阻R20。此外，内部电路12b～12d对应于调整信号端子FUSE[1]～FUSE[3]而设置，具有与内部电路12a完全相同的结构。
这里，上述熔丝F0～F3的电阻值为几百Ω以下，下拉电阻R10～R13的电阻值为几kΩ～几十kΩ。以下，在统称熔丝F0～F3的情况下称为熔丝F。此外，在统称调整信号端子FUSE[1]～FUSE[3]的情况下称为调整信号端子FUSE。
在具有上述结构的调整信息生成电路12中，例如，若内部电路12c的熔丝F2被熔断，则输出节点A1和电源电位VDD之间的电阻值为几百kΩ以上，所以输出节点A2的电位与接地电位GND为同电位。于是，晶体管MNa2为截止状态，从调整信号端子FUSE[2]输出与电源电位VDD同电位的(‘H’电平的)调整信号。另一方面，在内部电路12b的熔丝F1未被熔断的情况下，输出节点A1和电源电位VDD之间的电阻值为几百Ω以下，所以输出节点A1的电位与电源电位VDD成为同电位。于是，晶体管MNa1导通，从调整信号端子FUSE[1]输出与接地电位GND同电位的(‘L’电平的)调整信号。
由此，从对应于被熔断的熔丝F的调整信号端子FUSE输出‘H’电平的调整信号，从对应于未被熔断的熔丝的调整信号端子FUSE输出‘L’电平的调整信号。
可是，本实施方式的元件阵列14的结构与图9所示的以往的半导体集成电路装置5的可变电阻元件7的结构完全相同。因此，如上所述，在将调整信息生成电路12生成的调整信息直接输入到元件阵列14的电阻选择端子DATA[0]～DATA[3]的情况下，获得与图11相同的‘某个特性值’的分布和熔断熔丝根数之间的关系。因此，不能减少进入上述特性值分布中的‘平均值±2σ’的范围的熔丝熔断根数。
这里，从图11可知，上述某个特性值的分布中的‘平均值’位于图11C中升序排列的合成电阻值的大致中心‘8R’。此外，上述特性值的分布中的‘平均值±2σ’的范围，位于将图11C中降序排列的合成电阻值的大致中心‘8R’为中心、合计5个电阻值‘10R、9R、8R、7R、6R’的范围内。该情况下，若观察图11A所示的4比特的比特序列的调整信息(最低位比特对应于调整信号端子FUSE[0])，则低位3比特的排列以电阻值‘9R’和‘8R’之间的边界为分界，从而小电阻值侧和大电阻值侧相同。即，在以10进制数表示4比特的调整信息的情况下，从调整信息‘0’向调整信息‘7’低位3比特中的比特值‘1’的数大致增加。同样地，从调整信息‘8’向调整信息‘15’低位3比特中的比特值‘1’的数大致增加。这里，上述以2进制数表示的调整信息中的比特值‘1’的数表示熔断熔丝根数。
即，在图11中，对应于图11C的合成电阻值‘9R’和‘10R’的以10进制表示的上述调整信息为‘6’和‘7’，所以合成电阻值‘9R’和‘10R’的以2进制表示的调整信息中的低位3比特的比特值‘1’的数多，其结果，熔断熔丝根数为‘3根’和‘2根’的情况居多。
因此，在降低上述合成电阻值‘9R’和‘10R’的熔断熔丝根数中，将对应于从合成电阻值‘16R’到‘9R’的上述调整信息的排列，在10进制数表示的情况下设为从调整信息‘7’到调整信息‘0’的降序即可。由此，由于合成电阻值‘9R’和‘10R’的熔断熔丝根数的对应的调整信息(10进制)为‘1’和‘0’，所以熔断熔丝根数也可以降低为‘1根’和‘0根’。
至此为止，仅关注了4比特的调整信息中的低位3比特。但是，实际上调整信息为4比特的信息。而且，如上所述，将对应于从合成电阻值‘16R’到‘9R’的上述调整信息的排列，按10进制数设为从‘7’到‘0’的降序，另一方面，在将对应于从合成电阻值‘8R’到‘1R’的上述调整信息的排列，按10进制数设为从‘8’到‘15’的升序的情况下，在对应于上述特性值的分布中的‘平均值±2σ’的范围的5个电阻值‘10R～6R’的5个调整信息中，最高位比特的比特值为‘1’(即，以10进制数表示的调整信息为‘8’以上)的调整信息包含3个，相当该部分的熔断熔丝根数增加3根。
这里，将对应于上述‘从合成电阻值‘16R’到‘9R’的调整信息的排列，设为按10进制数从‘7’到‘0’的降序，另一方面，将对应于从合成电阻值‘8R’到‘1R’的调整信息的排列，设为按10进制数从‘8’到‘15’的升序那样的上述调整信息的排列’，以合成电阻值‘9R’和‘8R’之间的边界为分界来调换小电阻值侧和大电阻值侧的排列，并且将调换后的排列看作将上述小电阻值侧变更为升序排列，将上述大电阻值侧变更为降序排列。
即，将对应于从上述合成电阻值‘16R’到‘9R’的调整信息的排列按10进制数设为从‘15’到‘8’的降序，另一方面，将对应于从上述合成电阻值‘8R’到‘1R’的调整信息的排列按10进制数设为从‘0’到‘7’的升序。由此，在对应于上述特性值的分布中的‘平均值±2σ’的范围的5个电阻值‘10R～6R’的5个调整信息中，最高位比特的比特值为‘1’(即，以10进制数表示的调整信息为‘8’以上)的调整信息仅包含2个，可以将熔断熔丝根数从上述3根减少到2根。其结果，在上述特性值的分布中的‘平均值±2σ’的范围的5个电阻值‘10R～6R’中，熔断熔丝的根数合计为5根，与图11所示的以往的半导体集成电路装置5的情况下的10根相比，大幅度地减少。
这里，基于本实施方式的半导体集成电路11的上述电路常数，一个‘特性值’的分布和作为元件阵列14中的上述合成物性值的合成电阻值之间的关系，假设为具有与上述以往的半导体集成电路装置5中图11E所示的‘特性值’的分布和图11C所示的合成电阻值之间的关系相同的关系。该情况下，作为本实施方式的上述元件选择信息的电阻选择信息，需要成为与图11B所示的电阻选择信息相同的排列。
因此，在本实施方式中，在上述调整信息生成电路12和元件阵列14之间设置变换电路13。此外，将从调整信息生成电路12输出的调整信息的排列顺序，设定为如上述那样研讨的用于减少上述特性值的出现频度分布中的‘平均值±2σ’的范围中的熔断熔丝的根数的排列顺序。而且，通过变换电路13，将‘以减少从调整信息生成电路12输出的‘上述特性值的分布中的‘平均值±2σ’的范围中的熔断熔丝的根数所设定的’上述调整信息，变换为以使‘上述合成电阻值的排列顺序成为图11C所示的排列顺序那样’的上述电阻选择信息。
图5中，为了从上述元件阵列14中的电阻串中选择进行短路从而无效的电阻，表示从调整信号端子FUSE[0]～FUSE[3]中同时输出的4比特的调整信息(最低位比特对应于调整信号端子FUSE[0])(图5A)，从电阻选择端子DATA[0]～DATA[3]同时输出4比特的电阻选择信息(最低位比特对应于电阻选择端子DATA[0])(图5B)，电阻R0～电阻R4的合成电阻值(图5C)，被熔断的熔丝的根数(图5D)，以及基于获得的半导体集成电路11的上述电路常数的上述特性值的出现频度分布(图5E)。
这里，在上述调整信息中，‘1’意味着‘H’电平的调整信号，意味着熔断熔丝，另一方面，‘0’意味着‘L’电平的调整信号，意味着非熔断熔丝。而且，在上述电阻选择信息中，‘1’意味着‘H’电平的电阻选择信号，意味着晶体管MN的导通，另一方面，‘0’意味着‘L’电平的电阻选择信号，意味着晶体管MN的截止。
再有，图5B所示的电阻选择信息、图5C所示的合成电阻值、图5D所示的熔断熔丝根数、以及图5E所示的特性值的分布，与图11B所示的电阻选择信息、图11C所示的合成电阻值、图11D所示的熔断熔丝根数、以及图11E所示的特性值的分布完全相同。
此外，图5A所示的调整信息的排列顺序，设定为如上述那样研讨的用于减少上述特性值的分布(图5E)中的‘平均值±2σ’的范围中的熔断熔丝根数的排列顺序，即对应于合成电阻值从‘16R’到‘9R’的调整信息的排列以十进制数设定为从‘15’到‘8’的从大到小顺序，与对应于合成电阻值从‘8R’到‘1R’的调整信息的排列以十进制数设定为作为上述最小根数的从‘0’到‘7’的从小到大顺序。
因此，在与上述特性值的分布中的‘平均值±2σ’的范围对应的5个调整信息中，熔断熔丝的根数合计为5根。特别在与上述特性值的分布中的呈现数多的‘平均值’对应的调整信息中，熔断熔丝的根数为0根。
图4表示上述变换电路13中的具体的电路图。这里，从比较图5(a)所示的调整信息和图5(b)所示的电阻选择信息来看，上述电阻选择信息的最高位比特是，将上述调整信息的最高位比特的比特数据反转所得的比特数据。因此，作为将变换电路13中的调整信号端子FUSE[3]和电阻选择端子DATA[3]连接的元件，使用“非”门16。此外，上述电阻选择信息的低位3比特，在上述调整信息的最高位比特为‘1’的情况下是将上述调整信息的低位3比特的比特数据反转所得的比特数据，在上述调整信息的最高位比特为‘0’的情况下是上述调整信息的低位3比特的比特数据。因此，作为连接到变换电路13中的电阻选择端子DATA[0]～DATA[2]的元件，使用将来自调整信号端子FUSE[0]～FUSE[2]的任何一个和调整信号端子FUSE[3]的调整信号作为输入的“异或”门17～19。
再有，在本实施方式中，将获得的半导体集成电路11的上述特性值的出现频度分布和元件阵列14中的电阻R0～R4的合成电阻值之间的关系以图5所示那样设定，但不必限定于图5所示的关系。例如，有出现频度分布的平均值从合成电阻值8R向小电阻值侧偏移或向大电阻值偏移的情况。在该情况下，根据上述偏移，使上述调整信息以降序排列的区域和升序排列的区域之间的边界的位置偏移即可。
此外，在本实施方式中，将上述元件阵列14所包含的调整用的电阻R和晶体管MN的数设定为4个，但不限定被设定为4个。例如，在设定为5个的情况下，将上述调整信息和上述电阻选择信息设为5比特的信息，以5个电阻R的组合获得的合成电阻值为25个即可。
如上所述，在本实施方式中，上述半导体集成电路11包括：生成表示4个熔丝F0～F3是否被熔断的调整信号，输出表示所有熔丝F的调整信号的4比特的调整信息的调整信息生成电路12；将上述调整信息的比特序列变换为用于选择元件的比特序列的元件选择信息的变换电路13；根据上述元件选择信息而使内置的元件阵列中的一部分元件选择性地截止的元件阵列14；以及基于上述元件阵列的输出来修正电路常数的动作电路15。
而且，如下设定在上述调整信息生成电路12中从调整信号端子FUSE[0]～FUSE[3]同时输出的4比特的调整信息。
首先，将上述元件阵列14中通过各种选择的电阻R的组合所得的多个合成电阻值的中心值(在本实施方式中为‘8R’)，与图5E所示的特性值的出现频度分布中的平均值关联。而且，在呈现比上述中心值小的值的合成电阻值中，与比上述平均值大的上述特性值关联，以使上述特性值随着上述合成电阻值的减少而增加。而且，在呈现比上述中心值大的值的合成电阻值中，与比上述平均值小的上述特性值关联，以使上述特性值随着上述合成电阻值的增大而减少。
接着，对于修正前的上述特性值呈现图5E所示的出现频度分布中的平均值的半导体集成电路11，作为用于修正动作电路15的电路常数的调整信息，分配表示不熔断所有熔丝F的调整信息[0，0，0，0](以十进制数表示的情况为‘0’)。
接着，作为对修正前的上述特性值进入超过图5E所示的出现频度分布中的‘平均值’、且至‘平均值+2σ’为止的范围和进入低于‘平均值’、且至‘平均值-2σ’为止的范围的任何一方的半导体集成电路11的调整信息，将对于呈现上述平均值的半导体集成电路11所分配的调整信息[0，0，0，0](以十进制数表示的情况为‘0’)中连续的调整信息(在本实施方式中十进制数为‘1’、‘2’)，随着偏差的增加而升序地分配。
接着，作为对修正前的上述特性值进入超过图5E所示的出现频度分布中的‘平均值’、且至‘平均值+2σ’为止的范围和进入低于‘平均值’、且至‘平均值-2σ’为止的范围的另一方的半导体集成电路11的调整信息，将对于呈现上述‘平均值’的半导体集成电路11和将进入超过‘平均值’的‘平均值+2σ’为止的范围及低于‘平均值’的‘平均值-2σ’为止的范围的上述一方的半导体集成电路11所分配的调整信息的最高位比特反转为‘1’所得的调整信息(在本实施方式中为十进制数‘8’、‘9’)，随着偏差的增加而升序地分配。
接着，作为对修正前的上述特性值进入偏差比图5E所示的出现频度分布中的‘平均值+2σ’和‘平均值-2σ’的上述一方大的一侧的半导体集成电路11的调整信息，将对于呈现上述平均值的半导体集成电路11所分配的调整信息中连续的调整信息中进一步连续的调整信息(在本实施方式中为十进制数‘3’～‘7’)，随着偏差的增加而升序地分配。
而且，作为对修正前的上述特性值进入偏差比图5E所示的出现频度分布中的‘平均值+2σ’和‘平均值-2σ’的上述另一方大的一侧的半导体集成电路11的调整信息，将上述最高位比特反转为‘1’所得的调整信息中连续的调整信息(在本实施方式中为十进制数‘10’～‘15’)，随着偏差的增加而从小到大地分配。
但是，从这样进行了上述调整信息的分配的调整信息生成电路12输出的调整信息是熔丝F的熔断信息，不是用于指定元件阵列14中的进行截止的元件(电阻R)的电阻选择信息。
因此，通过上述变换电路13，将从上述调整信息生成电路12输出的调整信息的比特序列，变换为用于选择上述元件(电阻R)的比特序列的电阻选择信息。
该情况下的上述调整信息到上述电阻选择信息的变换如下进行。
·表示所有熔丝不熔断的调整信息[0，0，0，0](十进制数为‘0’)变换为可以选择电阻R的组合的上述电阻选择信息，以使电阻R的合成电阻值成为上述多个合成电阻值的中心值(在本实施方式中为‘8R’)。
·调整信息[0，0，0，0](十进制数为‘0’)中连续的调整信息(在本实施方式中为十进制数‘1’、‘2’)变换为可以选择电阻R的组合的上述电阻选择信息，以使调整信息成为根据偏差而与超过修正前的上述特性值的出现频度分布中的‘平均值’、且至‘平均值+2σ’为止的范围和低于‘平均值’、且至‘平均值-2σ’为止的范围的上述一方关联的合成电阻值(在本实施方式中为‘7R’、‘6R’)。
·将表示上述所有熔丝F不熔断的调整信息和该调整信息中连续的调整信息的最高位比特反转为‘1’所得的调整信息(在本实施方式中为十进制数‘8’、‘9’)变换为可以选择电阻R的组合的上述电阻选择信息，以使调整信息成为根据偏差而与超过修正前的上述特性值的出现频度分布中的‘平均值’、且至‘平均值+2σ’为止的范围和低于‘平均值’、且至‘平均值-2σ’为止的范围的上述另一方关联的合成电阻值(在本实施方式中为‘9R’、10R’)。
·表示上述所有熔丝F不熔断的调整信息和该调整信息上连续的调整信息中进一步连续的调整信息(在本实施方式中为十进制数‘3’～‘7’)变换为可以选择电阻R的组合的上述电阻选择信息，以使调整信息成为根据偏差而与比修正前的上述特性值的出现频度分布中的‘平均值+2σ’和‘平均值-2σ’的上述一方大的一侧关联的合成电阻值(在本实施方式中为‘5R’～‘1R’)。
而且，在将上述最高位比特反转为‘1’所得的调整信息上连续的调整信息(本实施方式中为十进制数‘10’～‘15’)变换为可以选择电阻R的组合的上述电阻选择信息，以使调整信息成为根据偏差而与偏差比修正前的上述特性值的出现频度分布中的‘平均值+2σ’和‘平均值-2σ’的上述另一方大的一侧关联的合成电阻值(在本实施方式中为‘11R’～‘16R’)。
如上所述，对修正前的上述特性值进入该特性值的出现频度分布中的‘平均值±2σ’的范围的半导体集成电路11进行来自调整信息生成电路12的调整信息的分配。然后，通过变换电路13，将对上述特性值进入该特性值的出现频度分布中的‘平均值±2σ’的范围的半导体集成电路11的调整信息，变换为可以选择电阻R的组合的上述电阻选择信息，以使调整信息成为与进入上述出现频度分布中的‘平均值±2σ’的范围的上述特性值关联的合成电阻值，从而与图9所示的半导体集成电路装置5的情况相比，可以大幅度地削减用于生成对修正前的上述特性值进入该特性值的出现频度分布中的‘平均值±2σ’的范围的半导体集成电路11的调整信息的熔丝F的熔断数。
因此，可以减少调整时的上述熔丝F的熔断造成的对半导体的损伤，抑制对半导体集成电路11的质量产生不良影响。
特别地，作为对修正前的上述特性值呈现该特性值的出现频度分布中的呈现数多的平均值的半导体集成电路11的调整信息，分配表示所有熔丝F不熔断的调整信息。因此，在对‘修正前的上述特性值呈现该特性值的分布中的平均值’的多数半导体集成电路11进行调整时，不需要熔断所有熔丝F，可以防止对半导体集成电路11的质量产生不良影响。
·第2实施方式
可是，在上述第1实施方式中，如上所述，图5C所示的电阻R的合成电阻值和图5A所示的调整信息之间的关联，设为将对应于合成电阻值‘16R’到‘9R’的调整信息的排列以十进制数‘15’到‘8’的降序排列。另一方面，将对应于合成电阻值‘8R’到‘1R’的上述调整信息的排列设为十进制数‘0’到‘7’的升序排列。
该情况下，从图5D可知，熔断的熔丝的根数不是从对应于图5E所示的出现频度分布中的平均值的‘0’根起，随着偏差的增加而单纯地增加。偏差在负侧时如‘3根’→‘2根’那样，偏差在正侧时如‘2根’→‘1根’那样，熔断熔丝根数单端减少。
从减少上述熔丝熔断根数的观点来看，优选使图5E所示的出现频度分布中的出现频度越高，熔断熔丝根数越少，在出现频度减少的同时熔丝根数增加。
因此，在本实施方式中，设定上述调整信息，以使图5E所示的出现频度分布中的出现频度越高，熔断熔丝根数越少，在出现频度减少的同时熔丝根数增加。
本实施方式的半导体集成电路的概略结构，与上述第1实施方式中图1所示的概略结构同样，包括调整信息生成电路12、变换电路13、元件阵列14和动作电路15。此外，元件阵列14的具体的电路，与上述第1实施方式中图2所示的电路图是同样的。此外，调整信息生成电路12的具体的电路，与上述第1实施方式中图3所示的电路图是同样的。
图6表示本实施方式的半导体集成电路中的变换电路13的具体的电路图。此外，在图7中，表示4比特的调整信息(最低位比特对应调整信号端子FUSE[0])(图7A)，4比特的电阻选择信息(最低位比特对应电阻选择端子DATA[0])(图7B)，电阻R0～电阻R4的合成电阻值(图7C)，熔断的熔丝的根数(图7D)，基于得到的半导体集成电路11的上述电路常数的一个特性值的分布(图7E)。
这里，在上述调整信息中，‘1’意味着‘H’电平的调整信号，意味着熔断熔丝，另一方面，‘0’意味着‘L’电平的调整信号，意味着非熔断熔丝。而且，在上述电阻选择信息中，‘1’意味着‘H’电平的电阻选择信号，意味着晶体管MN的导通，另一方面，‘0’意味着‘L’电平的电阻选择信号，意味着晶体管MN的截止。
本实施方式的上述特性值的分布(图7E)，与上述第1实施方式的特性值的分布(图5E)相同。但是，在本实施方式中，将与上述特性值的出现频度分布中的平均值对应关联的电阻R的合成电阻值的中心值设为‘9R’。而且，在上述分布中的偏差的负侧对应关联少于‘9R’的合成电阻值，在上述分布中的偏差的正侧对应关联多于‘9R’的合成电阻值。其结果，如图7B所示，电阻选择信息的排列顺序，与上述第1实施方式中图5B所示的排列顺序相反。
此外，在上述调整信息中，在上述第1实施方式中图5A所示的调整信息中，将熔断的熔丝的根数不随着图5E所示的出现频度分布中的偏差的增加而连续地增加而单端减少的部位的调整信息，移动到可随着偏差的增加而连续地增加的位置。
即，如图5D所示，图5A所示的调整信息中熔断熔丝根数为‘3根’的调整信息[1，0，1，1](十进制数为‘11’)位于熔断熔丝根数为‘2根’的两个调整信息之间。此外，熔断熔丝根数为‘1根’的调整信息[0，1，0，0](十进制数为‘4’)位于熔断熔丝根数为‘2根’的两个调整信息之间。
因此，在本实施方式的调整信息中，如图7A所示，使熔断熔丝根数为‘3根’的调整信息[1，0，1，1](十进制数为‘11’)移动到熔断熔丝根数为‘3根’的调整信息[0，1，1，1](十进制数为‘7’)的下一个位置。而且，使熔断熔丝根数为‘1根’的调整信息[0，1，0，0](十进制数为‘4’)移动到熔断熔丝根数为‘0根’的调整信息[0，0，0，0](十进制数为‘0’)的下一个位置。
其结果，如图7D所示，本实施方式的熔断熔丝根数，从对应于图7E所示的出现频度分布中的平均值的‘0’根，在偏差的负侧，随着偏差的增加而单纯地增加到‘4根’为止。此外，在偏差的正侧，随着偏差的增加而单纯地增加到‘3根’为止。
但是，如图7A所示，如十进制数‘15，14，13，12，10，9，8，4，0，1，2，3，5，6，7，11’那样，与上述第1实施方式的图5A所示的调整信息的情况比较，上述调整信息的排列多少不是单调的。
因此，如图6所示，将图7A所示的调整信息变换为图7B所示的电阻选择信息的变换电路13的具体的电路结构，与上述第1实施方式中图4所示的具体的电路结构比较，变得复杂。
即，从比较图7A所示的调整信息和图7B所示的电阻选择信息来看，上述电阻选择信息中的第3比特的比特数据，在上述调整信息的第4(最高位)比特的比特数据和第3比特的比特数据相同的情况下为‘1’，在不同的情况下为‘0’。因此，作为连接到变换电路13的电阻选择端子DATA[2]的元件，使用将来自调整信号端子FUSE[3]和调整信号端子FUSE[2]的调整信号作为输入的‘与’门20，将来自调整信号端子FUSE[3]的调整信号的反转信号和将来自调整信号端子FUSE[2]的调整信号的反转信号作为输入的“与”门21，以及将来自“与”门20和“与”门21的输出信号作为输入的“或”门22。
此外，上述电阻选择信息的第1(最低位)比特的比特数据，在上述调整信息的第3比特的比特数据和第1比特的比特数据相同的情况下为‘1’，在不同的情况下为‘0’。因此，作为连接到变换电路13的电阻选择端子DATA[0]的元件，使用将来自调整信号端子FUSE[2]和调整信号端子FUSE[0]的调整信号作为输入的‘与’门23，将来自调整信号端子FUSE[2]的调整信号的反转信号和将来自调整信号端子FUSE[0]的调整信号的反转信号作为输入的“与”门24，以及将来自“与”门23和“与”门24的输出信号作为输入的“或”门25。
此外，上述电阻选择信息的第4(最高位)比特的比特数据，基本上在上述调整信息的第4比特的比特数据和第3比特的比特数据都为‘1’的情况下为‘1’，在至少其中一方为‘0’的情况下为‘0’。因此，作为连接到变换电路13的电阻选择端子DATA[3]的元件，将来自调整信号端子FUSE[3]和调整信号端子FUSE[2]的调整信号作为输入的“与”门26成为主体。除此之外，使用在来自调整信号端子FUSE[3]的比特数据为‘1’、来自调整信号端子FUSE[1]的比特数据为‘0’的情况下输出‘1’的“与”门27，在来自调整信号端子FUSE[3]的比特数据为‘1’、来自调整信号端子FUSE[0]的比特数据为‘0’的情况下输出‘1’的“与”门28，在来自调整信号端子FUSE[2]的比特数据为‘1’、来自调整信号端子FUSE[1]的比特数据为‘0’、来自调整信号端子FUSE[0]的比特数据为‘0‘的情况下输出‘1’的“与”门29，以及将来自“与”门26～29的输出信号作为输入的“或”门30。
此外，尽管未详细地论述，但连接到上述变换电路13的电阻选择端子DATA[1]的元件也同样地如逻辑电路31那样地设定。
再有，根据本实施方式，在图7E所示的上述特性值的分布中的‘平均值±2σ’的范围中的5个电阻值‘7R～11R’中，熔断熔丝的根数合计为4根，与图5所示的上述第1实施方式的情况下的5根相比，可以减少。
如上所述，在本实施方式中，如图7A和图7B所示，变更如上述第1实施方式那样设定的调整信息，以使图7E所示的出现频度分布中的出现频度越高，熔断熔丝根数越少，在出现频度减少的同时熔断熔丝根数单纯地增加。因此，在对于修正前的上述特性值进入该特性值的出现频度分布中的‘平均值±2σ’的范围的半导体集成电路11，生成用于指定进行截止的电阻R的调整信息的情况下，可以进一步削减调整信息生成电路12中包含的熔丝F的熔断数。
此外，在上述‘平均值±2σ’以外的范围中，也是出现频度越高越减少熔断熔丝根数，所以可以削减在实际地修正所制造的所有半导体集成电路11的情况下被熔断的熔丝的总根数。
再有，如上所述，在本实施方式中，使熔断熔丝根数‘3根’的调整信息[1，0，1，1](十进制数为‘11’)位于熔断熔丝根数‘3根’的调整信息[0，1，1，1](十进制数为‘7’)的下一个位置。但是，不限定于该位置，只要在熔断熔丝根数呈现‘2根’和‘3根’的调整信息的范围、或熔断熔丝根数呈现‘3根’的两个调整信息的范围，位于哪个位置都没有关系。此外，熔断熔丝根数‘1根’的调整信息[0，1，0，0](十进制数为‘4’)的情况也是同样，只要在熔断熔丝根数呈现‘0根’和‘1根’的调整信息的范围、或熔断熔丝根数呈现‘1根’的两个调整信息的范围，位于哪个位置都没有关系。但是，如本实施方式的情况那样，在图7E所示的上述特性值的分布中的‘平均值±2σ’的范围内，优先进行上述位置的变更，以减少熔断熔丝的合计根数。
此外，在本发明中，上述变换电路13的具体的电路结构不限定于图4和图6所示的电路结构。关键在于，只要将如图5A、图7A所示设定的调整信息可变换为如图5B、图7B所示设定的电阻选择信息的电路结构就可以。
此外，对上述图7E所示的上述特性值的分布的、与元件阵列14的电阻R的合成电阻值的对应关联，不限定于图7C所示的对应关联，即使与图5C同样地对应关联，也没有关系。
如上所述，根据上述各实施方式，在生成对呈现进入到修正前的上述特性值的出现频度分布中的‘平均值±2σ’的范围的上述特性值的半导体集成电路11的调整信息的情况下，可以大幅度地削减调整信息生成电路12中包含的熔丝F的熔断数。其结果，可以减少调整时的上述熔丝F的熔断造成的对半导体的损伤，抑制对半导体集成电路11的质量产生不良影响。
因此，具有上述效果的上述半导体集成电路11，在任何领域中所使用的电子装置中都可适用。特别地，通过用于光接收特性的偏差或发光强度特性的偏差有问题的光传感器设备，可以不损失质量而实现抑制上述特性偏差并抑制产生不合格品，可以实现成本下降。
即，上述光传感器设备，具有将电信号变换为光信号的发光元件和将光接收信号变换为电信号的光接收元件。而且，通过发光控制电路控制上述发光元件而发射光，另一方面，通过光接收电路放大来自上述光接收元件的电信号。因此，在上述发光控制电路和上述光接收电路的至少其中一方中装载半导体集成电路11。在该情况下，由半导体集成电路11中的动作电路15构成上述发光控制电路和上述光接收电路的一部分。或者，也可以由半导体集成电路11本身构成上述发光控制电路和上述光接收电路。

Claims (7)

1.半导体集成电路，其特征在于，包括：
动作电路，具有电路常数，并且进行与所述电路常数对应的动作；
元件阵列，内置被排列的多个元件，并且根据元件选择信息而将一部分元件选择性地截止，从而基于所述多个元件的输出，修正所述动作电路的电路常数；
调整信息生成电路，内置多个熔丝，并且生成并输出以与各熔丝对应的比特的序列表示了所述多个熔丝的各个熔丝是否被熔断的调整信息；以及
变换电路，将从所述调整信息生成电路输出的所述调整信息的比特序列，变换为以与各元件对应的比特的序列表示了是否将所述元件阵列中的所述多个元件的各个元件截止的所述元件选择信息，
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数是可取的熔断根数中最少根数的调整信息，作为所述动作电路的特性值呈现该特性值的出现频度分布中的平均值的情况下的所述调整信息，
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数为次于所述最少根数的根数的调整信息，作为所述特性值进入所述出现频度分布中的平均值±2×(标准偏差)的范围的情况下的所述调整信息。
2.权利要求1所述的半导体集成电路，其特征在于，
所述元件阵列中内置的所述多个元件串联地排列，
将通过所述元件阵列中没有被截止的元件的组合所得的多个合成物性值以升序排列或降序排列的情况下的中心值，与所述出现频度分布中的平均值关联，并且将呈现比所述中心值小的值或大的值的各合成物性值，根据所述出现频度分布的偏差而与比所述出现频度分布的平均值小的所述特性值关联，另一方面，将呈现比所述中心值大的值或小的值的各合成物性值，根据所述出现频度分布的偏差而与比所述出现频度分布的平均值大的所述特性值关联，
所述变换电路的所述变换如下进行：
将表示所述熔丝的熔断根数为所述最少根数的调整信息变换为可以选择所述截止元件的组合的所述元件选择信息，以使所述调整信息成为所述多个合成物性值的中心值，
将表示所述熔丝的熔断根数为次于所述最少根数的根数的调整信息变换为可以选择所述截止元件的组合的所述元件选择信息，以使所述调整信息成为根据所述出现频度分布的偏差而与进入所述出现频度分布中的平均值±2×(标准偏差)的范围的所述特性值关联的所述合成物性值。
3.权利要求1所述的半导体集成电路，其特征在于，
从所述调整信息生成电路输出的所述调整信息的分配如下进行：
分配表示所述调整信息生成电路所内置的所述熔丝的熔断根数为0根的调整信息，作为所述特性值呈现所述出现频度分布中的平均值的情况下的所述调整信息，
分配对于呈现所述平均值的情况下的所述调整信息分配的调整信息中连续的调整信息，作为在所述特性值进入从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的其中一个的情况下的所述调整信息，
分配对于呈现所述平均值的情况下的所述调整信息、以及进入从平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述一方的情况下的所述调整信息所分配的调整信息的最高位比特反转所得的调整信息，作为在所述特性值进入从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的另一个的情况下的所述调整信息。
4.权利要求3所述的半导体集成电路，其特征在于，
所述变换电路的所述变换如下进行：
表示所述调整信息生成电路所内置的所述熔丝的熔断根数为0根的调整信息变换为可以选择所述截止的元件的组合的所述元件选择信息，所述截止的元件的组合使所述元件阵列中的所述元件的合成物性值为多个合成物性值的中心值，
表示所述熔丝的熔断根数为0根的调整信息中连续的调整信息，变换为可以选择所述截止的元件的组合的所述元件选择信息，以使所述调整信息成为根据偏差而与从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述一方关联的所述合成物性值，
反转了表示所述熔丝的熔断根数为0根的调整信息和该调整信息上连续的调整信息的最高位比特所得的调整信息，变换为可以选择所述截止的元件的组合的所述元件选择信息，以使所述调整信息成为根据偏差而与从所述出现频度分布中的平均值到平均值+2×(标准偏差)的范围和从平均值到平均值-2×(标准偏差)的范围的所述另一方关联的所述合成物性值。
5.权利要求4所述的半导体集成电路，其特征在于，
所述变换电路包括：
“非”门，反转所述调整信息中的最高位比特的比特数据，作为所述元件选择信息的最高位比特的比特数据输出；以及
多个“异或”门，输入低于所述调整信息中的所述最高位比特的任何一个低位比特的比特数据和所述调整信息中的所述最高位比特的比特数据，输出低于所述元件选择信息的所述最高位比特的任何一个低位比特的比特数据。
6.权利要求1所述的半导体集成电路，其特征在于，
在进行了从所述调整信息生成电路输出的所述调整信息的所述分配后，进行再分配，以使所述出现频度分布中的出现频度越高，所述熔丝的熔断根数越少，在所述出现频度的减少的同时所述熔丝的熔断根数单纯地增加，
所述变换电路对于进行了所述再分配的所述调整信息进行所述变换。
7.光传感器设备，其特征在于，包括：
发光元件和光接收元件；
控制所述发光元件而发射光的发光控制电路；以及
将来自所述光接收元件的电信号放大的光接收电路，
在所述发光控制电路和所述光接收电路的至少一方中，装载了权利要求1至权利要求6中任何一项所述的半导体集成电路。
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