KR20100012975A

KR20100012975A - 반도체 메모리 장치

Info

Publication number: KR20100012975A
Application number: KR1020080074434A
Authority: KR
Inventors: 이범섭; 임종형
Original assignee: 삼성전자주식회사
Priority date: 2008-07-30
Filing date: 2008-07-30
Publication date: 2010-02-09

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 본 발명은 외부로부터 인가되는 외부전원전압(VDD)을 감압한 기준전압(VREF)과 내부전원전압(IVC)을 내부전원전압 발생부에 인가하여 내부전원전압 발생부를 통해 발생되는 구동 전압을 코어영역과 주변영역으로 공급하여 구동되게 하는 반도체 메모리 장치에 있어서, 상기 내부전원전압 발생부는 상기 코어영역과 상기 주변영역에 각각 독립적으로 구비되도록 하고, 상기 코어영역측 내부전원전압 발생부와 상기 주변영역측 내부전원전압 발생부에는 상기 기준전압과 상기 내부전원전압이 각각 인가되도록 하여 상기 코어영역과 상기 주변영역간의 상호 전기적 영향을 받지 않도록 하므로써 상호 작동 노이즈를 차단시켜 반도체 구동이 안정적으로 이루어질 수 있도록 하는데 특징이 있다.

메모리, 내부전원전압 발생부, 코어영역, 주변영역

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 코어영역과 주변영역간 상호 작동 노이즈를 차단되게 함으로써 상호 간섭을 받지 않고 보다 안정된 구동이 이루어질 수 있도록 하는 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치가 고집적화, 고속화됨에 따라 외부로부터 공급되는 내부전원전압은 반도체 메모리 장치의 신뢰성과 전력 소모량의 관점에서 외부전원전압보다는 낮은 레벨로서 유지되도록 하는 것이 바람직하다.

따라서 상대적으로 높은 레벨의 외부전원전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부전원전압이 발생되도록 하고 있으며, 특히 디램(DRAM)등과 같은 반도체 메모리 장치에서는 외부전원전압을 변환하여 일정한 내부전원전압을 칩 내부의 회로들에 공급하는 내부전원전압 발생회로(internal power supply voltage generating circuit)를 채용하고 있다.

반도체 메모리 장치의 내부는 크게 코어영역(core region)과 주변영 역(peripheral region)으로 구성되는데 이중 코어영역에는 메모리셀이 집적되는 메모리셀어레이(memory cell array)와 셀데이터(cell data)를 증폭하는 센스앰프(sense amplifier)가 구성되고, 주변영역에는 데이터(data) 및 어드레스(address)의 입출력을 위한 입출력버퍼(input/output buffer)와 디코더(decoder) 및 기타 제어회로(control circuit) 등이 구성되어 있다.

이와 같은 반도체 메모리 장치에는 코어영역와 주변영역으로 구동전압을 발생시키는 내부전압 발생회로가 필요하게 되며, 이들 내부전압 발생회로는 외부로부터 입력되는 외부전원전압을 일정한 레벨로 감압하여 코어영역과 주변영역으로 공급하도록 하고 있다.

하지만 내부전압 발생회로를 거쳐 각 코어영역과 주변영역에 인가되는 구동 전압은 코어영역과 주변영역의 각 내부 구성 요소들이 구동하면서 구동 중에 생성하게 되는 잉여 전압에 의해 코어영역과 주변영역간 상호 간섭을 유발하면서 압력 레벨을 상승시키게 되므로 노이즈 마진을 악화시키게 되는 문제가 있다.

내부전압 발생회로에 인가되는 기준전압(VREF)은 저항을 통해 일정한 전압차(±α)를 갖는 제1,2 하프기준전압(VREF/2)으로 분압되고, 분압된 제1,2 하프기준전압들은 내부전원전압(VDD)과의 비교에 의해서 출력되는 비교전압을 코어영역과 주변영역으로 동시에 감압하여 동일한 구동전압(Half VDD)이 공급되도록 한다.

이에 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 코어영역과 주변영역에 구동전압을 공급하는 내부전압 발생회로를 각각 독립적으로 제공하도록 하여 영역간의 구동 간섭이 방지되게 함으로써 노이즈 마진이 개선되도록 하는 반도체 메모리 장치를 제공하는데 주된 목적이 있다.

또한 본 발명은 코어영역과 주변영역에서의 구동이 안정적으로 수행될 수 있도록 하는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.

상기의 목적 달성을 위하여 본 발명은 외부로부터 인가되는 외부전원전압을 감압한 기준전압과 내부전원전압을 내부전원전압 발생부에 인가하여 내부전원전압 발생부를 통해 발생되는 구동 전압을 코어영역과 주변영역으로 공급하여 구동되게 하는 반도체 메모리 장치에 있어서, 상기 내부전원전압 발생부는 상기 코어영역과 상기 주변영역에 각각 독립적으로 구비되도록 하고, 상기 각 내부전원전압 발생부에는 각각 기준전압과 내부전원전압이 인가되도록 하여 상기 코어영역과 상기 주변영역간의 상호 전기적 영향을 받지 않도록 하는데 특징이 있다.

상기의 구성에서 상기 내부전원전압 발생부에 인가되는 기준전압은 동일한 기준전압회로로 이루어지도록 한다.

한편 제1 내부전압 발생부와 제2 내부전압 발생부에 인가되는 기준전압은 각각 코어영역용 기준전압과 주변영역용 기준전압으로 이루어지도록 한다.

상기한 구성에 따른 본 발명의 반도체 메모리 장치는 코어영역과 주변영역으로 구동 전원을 제공하는 내부전원전압 발생부가 각각으로 구비되도록 하고, 이들 내부전원전압 발생부에 인가되는 기준전압과 내부전원전압 또한 각 내부전원전압 발생부로 독립적으로 인가되게 함으로써 코어영역과 주변영역에서의 구동 중 상호 전기적인 영향이 방지되도록 하여 양 영역간 노이즈 마진이 개선되어 안정된 반도체 메모리 장치의 구동을 제공하도록 한다.

이하 본 발명의 실시예들에 따른 반도체 메모리 장치를 첨부된 도면들을 참조하여 보다 상세히 설명한다.

반도체 메모리 장치는 전술한 바와 같이 크게 코어영역(core region)과 주변영역(peripheral region)으로 나누어진다.

코어영역에는 메모리셀 어레이와 셀데이터를 증폭하는 센스앰프가 구성되어 있고, 주변영역에는 입출력버퍼와 디코더 및 기타 제어회로 등이 구비되며, 이들 내부 구성들은 외부로부터의 전원전압(VDD)에 의해서 구동하게 된다.

반도체 메모리 장치에서 코어영역과 주변영역에 인가되는 전원전압은 내부 구성들의 구동에 적합하게 전압을 강하시켜 인가되도록 하며, 이때의 강하된 내부전압은 내부전압 발생기를 통해서 발생시키게 된다.

반도체 메모리 장치에는 외부에서 발생되어 내부에 공급되는 외부전원전압과 외부전원전압을 이용하여 반도체 메모리 장치의 내부에서 발생되어 반도체 메모리 장치 내부에 존재하는 회로 블록에 공급되는 내부전원전압이 있다.

이때 내부전원전압 발생회로는 크게 기준전압 발생부와 내부전원전압 발생부로 구성되며, 기준전압 발생부는 외부전원전압(VCC)을 공급받아 기준전압(VREF)을 생성하고, 내부전원전압 발생부(20)는 기준전압(VREF)과 피드백(feedback)되는 내부전원전압(IVC)을 비교하여 기준전압(VREF)에 추종되는 내부전원전압(IVC)을 출력한다.

이와 같은 내부전원전압 발생회로의 기준전압 발생부에서 발생되는 기준전압(VREF)은 일정한 전압차(±α)를 갖는 제1,2 하프기준전압(VREF/2)으로 분압된다.

분압되는 제1,2 하프기준전압(VREF/2)은 내부전원전압 발생부의 비교부인 제1,2 비교기에 각각 접속되도록 한다.

그리고 내부전원전압 발생부는 통상 기준전압(VREF)과 피드백된 내부전원전압(IVC)의 전압 레벨을 비교하는 비교부와, 이 비교부에서의 출력신호를 게이트를 통해 입력되게 하면서 내부전원전압(IVC)과의 사이에 접속되는 MOS 트랜지스터를 구비하는 구성으로 이루어진다.

이때의 비교부에는 제1,2 하프기준전압(VREF/2)은 제1,2 비교기의 (-)단에 각각 접속되고, (+)단에는 피드백되는 내부전원전압이 접속된다.

제1,2 비교기에서는 각각 제1,2 하프기준전압(VREF/2)과 피드백되는 내부전원전압간의 전압 레벨을 비교하게 된다.

한편 기준전압이 일정한 전압차(-α)를 갖는 레벨의 제1 하프기준전압이 제1 비교기에 접속되고, 기준전압이 일정한 전압차(+α)를 갖는 레벨의 제2 하프기준전압은 제2 비교기에 접속된다.

비교기에서의 전압 레벨 비교 결과에 따라 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬로 연결된 구동회로의 PMOS 트랜지스터와 NMOS 트랜지스터에 턴온/턴오프 동작 신호를 발생시킨다.

즉 제1 비교기에서 내부전원전압과 제1 하프기준전압을 비교하여 이에 따라서 PMOS 트랜지스터를 턴온/턴오프시키고, 제2 비교기를 통해서는 내부전원전압과 제2 하프기준전압을 비교하여 이에 따라 NMOS 트랜지스터를 턴온/턴오프시키도록 하는 것이다.

이렇게 구동회로에서의 PMOS 트랜지스터와 NMOS 트랜지스터를 선택적으로 구동시켜 내부전압의 전위가 기준전압의 전위 이하 또는 이상으로 하강 또는 상승하지 않도록 하여 안정된 내부전압이 구동전압으로 출력되도록 하는 것이다.

도 1은 본 발명에 따른 반도체 메모리 장치의 실시예를 도시한 블럭도이다.

도시한 바와 같이 본 발명의 반도체 메모리 장치는 코어영역과 주변영역으로 각 영역으로 인가하게 될 내부전압을 발생하게 되는 내부전원전압 발생기(10,20)를 각각 독립적으로 구비되도록 하는데 가장 두드러진 특징이 있다.

즉 코어영역에 내부전압을 인가하게 되는 내부전원전압 발생기(10)와 주변영역에 내부전압을 인가하게 되는 내부전원전압 발생기(20)를 각각 별도로 구비되도록 하여 코어영역과 주변영역이 상호 독립적으로 구동될 수 있도록 하는 것이다.

이때 코어영역에 연결되는 코어영역용 내부전원전압 발생기(10)와 주변영역에 연결되는 주변영역용 내부전원전압 발생기(20)는 공히 기준전압 분압부(11,21)와 비교부(12,22) 및 구동부(13,23)로서 이루어진다.

도 2는 본 발명에 따른 코어영역용과 주변영역용 내부전원전압 발생기를 구체적으로 예시한 회로도이다.

반도체 메모리 장치에서 각 내부전원전압 발생기(10,20)에 구비되는 각각의 기준전압 분압부(11,21)는 외부로부터 인가되는 외부전원 기준전압(VREF)과 접지전압(VSS) 사이에 저항소자(R)를 구비하여 외부전원 기준전압(VREF)이 하프 레벨로 감압되게 함으로써 하프 기준전압(VREF/2)이 발생되도록 하는 부위이다.

이때의 하프 기준전압(VREF/2)은 저항소자(R)를 거치면서 외부전원 기준전압(VREF)에 대해 하프 레벨이 되는 지점으로부터 일정한 전압차(±α)를 갖는 2곳의 위치에 노드를 형성하고, 각 노드로부터 일정한 전압차(±α)를 갖는 제1,2 하프기준전압(VREF/2)이 출력되면서 분압이 이루어지도록 하는 구성이다.

즉 기준전압 분압부(11,21)에는 외부로부터 인가되는 외부전원 기준전압(VREF)과 접지전압(VCC)의 사이에 저항소자(R)를 구비하여 이 저항소자(R)를 거치면서 전원전압(VREF)이 하프 레벨의 수준으로 강하되도록 하되 저항소자(R)의 하프 레벨 전압이 출력되는 위치로부터 일정한 전압차(±α)를 갖는 위치에서 분기가 이루어지도록 하는 것이다.

이러한 하프 기준전압(VREF/2)은 외부전원 기준전압(VREF)이 저항소자(R)를 거치면서 전압이 하프 레벨이 되는 위치로부터 α값만큼 높거나 낮은 레벨의 +α의 위치와 -α의 위치로부터 각각 회로가 분기되면서 출력되도록 하는 전압이다.

비교부(12,22)는 기준전압 분압부(11,21)로부터 인가되는 하프 레벨의 기준전압(VREF/2)과 피드백되는 내부전원전압과의 전압 레벨을 비교하여 인에이블(enable) 신호를 발생시키도록 하는 구성이다.

비교부(12,22)는 기준전압 분압부(11,21)에서 분기된 하프 기준전압(VREF/2)이 각각 인가되는 제1,2의 비교기(COM1,COM2)로서 이루어지는 구성이다.

각 비교기(COM1,COM2)의 -단자에는 기준전압 분압부(11,21)에서 분압된 하프 레벨에 대해 일정한 전위차를 갖는 기준전압이 인가되도록 하며, +단자에는 피드백되는 내부전원전압이 인가된다.

이때 제1 비교기(COM1)에는 하프 레벨에서 +α의 전위차를 갖는 기준전압이 인가되고, 제2 비교기(COM2)에는 하프 레벨에서 -α의 전위차를 갖는 기준전압이 인가된다.

한편 구동부(13,23)는 내부전원전압(IVC)과 접지전압(VCC) 사이에서 직렬로 연결되는 피모스 트랜지스터(PMT)와 엔모스 트랜지스터(NMT)를 포함하는 구성이다.

피모스 트랜지스터(PMT)는 게이트부에 제1 비교기(COM1)로부터 인에이블 신호가 인가되고, 엔모스 트랜지스터(NMT)의 게이트부에는 제2 비교기(COM2)로부터의 인에이블 신호가 인가된다.

그리고 피모스 트랜지스터(PMT)는 소스부가 내부전원전압(IVC)과 연결되고, 엔모스 트랜지스터(NMT)는 드레인부가 접지전압(VCC)에 연결되는 구성이다.

이때 내부전원전압 발생기(10,20)의 구동부(13,23)에는 하프 전원전 압(VDD/2)보다는 큰 내부전원전압(IVC)이 인가된다.

즉 구동부(13,23)에 인가되는 내부전원전압(IVC)은 적어도 하프 기준전압(VREF/2)에서 α값만큼 더 큰 전압이며, 결국 이들 내부전원전압 발생기(10,20)들을 통해 각 코어영역과 주변영역에 인가되는 구동전압은 하프 전원전압(VDD/2)이 된다.

특히 본 발명은 코어영역과 주변영역으로 각각 내부전원전압 발생기(10,20)가 구비되도록 하면서 이때의 기준전압(VREF)은 외부전원전압(VDD)을 기준전압 발생부(미도시)를 통해 감압되도록 하여 코어영역측 내부전원전압 발생기(10)의 기준전압 분압부(11)와 주변영역측 내부전원전압 발생기(20)의 기준전압 분압부(21)로 분기하여 각각 인가되도록 한다.

한편 본 발명의 기준전압(VREF)은 도 3에서와 같이 외부로부터 인가되는 외부전원전압(VDD)의 단계에서부터 코어영역용과 주변영역용으로 분리시켜 각각의 기준전압 발생부를 통해 각 내부전원전압 발생기(10,20)에 인가되게 하는 것도 바람직하다.

그리고 각 내부전원전압 발생기(10,20)에 인가되는 내부전원전압(IVC) 또한 외부전원전압(VDD)을 감압하여 반도체 메모리 장치의 내부에서 코어영역과 주변영역용 구동부(13,23)로 각각 분기시킬 수도 있고, 감압한 외부전원전압(VDD)의 단계에서 각각으로 인가되게 할 수도 있다.

상기의 구성에 따라 본 발명의 반도체 메모리 장치에서의 작동과정을 설명하면 다음과 같다.

전술한 바와 같이 본 발명은 반도체 메모리 장치에서 코어영역과 주변영역을 으로 각각 인가되는 구동 전압을 별도의 내부전원전압 발생기(10,20)에 의해서 이루어지도록 하는 것이다.

코어영역과 주변영역측으로 연결되는 내부전원전압 발생기(10,20)는 각각 동일한 구성으로 이루어지면서 다만 각 내부전원전압 발생기(10,20)로 인가하는 기준전압(VREF)과 내부전원전압(IVC)이 독립적으로 각각 인가되도록 하는 것이다.

즉 반도체 메모리 장치의 외부로부터는 통상 기준전압(VREF)의 발생과 내부전원전압(IVC)의 발생을 위하여 외부전원전압(VCC)이 각각 인가된다.

이들 외부전원전압(VCC)은 적절하게 강압되어 코어영역과 주변영역측으로 각각 구비되는 내부전원전압 발생기(10,20)로 기준전압(VREF)과 내부전원전압(IVC)이 인가되도록 한다.

한편 본 발명은 코어영역과 주변영역의 내부전원전압 발생기(10,20)에 각각 인가하게 되는 기준전압(VREF)과 내부전원전압(IVC)은 처음부터 외부전원전압(VCC)을 반도체 메모리 장치에 인가되게 하는 단계에서부터 코어영역의 내부전원전압 발생기(10)와 주변영역의 내부전원전압 발생기(20)로 각각 독립적으로 인가되도록 할 수도 있다.

따라서 코어영역과 주변영역이 각각 구동하거나 그중 한쪽만이 구동하더라도 각 내부전원전압 발생기(10,20)에 인가되는 기준전압(VREF)과 내부전원전압(IVC)은 독립적으로 각각 인가되면서 코어영역과 주변영역간 상호 전기적인 간섭을 받지 않도록 한다.

즉 코어영역으로 내부전원전압 발생기(10)를 통해 발생되는 구동 전압이 인가되어 구동하게 되더라도 코어영역에서의 잉여 차지(charge)가 주변영역에 전혀 영향을 주기 않으며, 반대로 주변영역에서의 잉여 차지는 코어영역에 전혀 영향을 미치지 않게 된다.

이와 같이 코어영역과 주변영역간 잉여 차지의 전달을 근본적으로 방지되게 함으로써 노이즈 마진이 개선될 수 있도록 한다.

따라서 코어영역과 주변영역간 상호 전기적인 간섭이 원천적으로 방지되도록 하여 반도체 메모리 장치의 안정된 구동이 제공되도록 한다.

한편 상기한 설명에서 많은 사항이 구체적으로 기재되어 있기는 하나, 그들은 발명의 권리범위를 한정하는 것이라기보다는 바람직한 실시예의 예시로서 해석되어야 한다.

따라서 본 발명의 권리범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

도 1은 본 발명에 따른 반도체 메모리 장치의 실시예를 도시한 블록도,

도 2는 본 발명에 따른 코어영역용과 주변영역용 내부전원전압 발생기를 구체적으로 예시한 회로도,

도 3은 본 발명에 따른 반도체 메모리 장치의 다른 실시예를 도시한 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

10, 20 : 내부전원전압 발생부

11, 21 : 기준전압 분압부

12, 22 : 비교부

13, 23 : 구동부

VREF : 기준전압

IVC : 내부전원전압

VDD : 외부전원전압

PMT : 피모스 트랜지스터

NMT : 엔모스 트랜지스터

Claims

외부로부터 인가되는 외부전원전압을 감압한 기준전압과 내부전원전압을 내부전원전압 발생부에 인가하여 내부전원전압 발생부를 통해 발생되는 구동 전압을 코어영역과 주변영역으로 공급하여 구동되게 하는 반도체 메모리 장치에 있어서,

상기 내부전원전압 발생부는 상기 코어영역과 상기 주변영역에 각각 독립적으로 구비되도록 하고, 상기 코어영역측 내부전원전압 발생부와 상기 주변영역측 내부전원전압 발생부에는 상기 기준전압과 내부전원전압이 각각 인가되도록 하여 상기 코어영역과 상기 주변영역간의 상호 전기적 영향을 받지 않도록 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 내부전원전압 발생부는 인가되는 기준전압을 하프 레벨로 분압시키도록 하는 기준전압 분압부와, 분압된 기준전압과 내부전원전압을 비교하도록 제1 비교기와 제2 비교기로 이루어지는 비교부 및 상기 내부전원전압과 접지전압 사이에서 직렬로 연결되는 피모스 트랜지스터와 엔모스 트랜지스터로서 구비되는 구동부로서 이루어지는 구성인 반도체 메모리 장치.
제 2 항에 있어서, 상기 기준전압 분압부는 기준전압을 하프 레벨을 기준으 로 일정한 크기만큼 큰 전압과 작은 전압으로 나누어지도록 하여 상기 제1 비교기와 제2 비교기에 각각 연결되는 반도체 메모리 장치.
제 1 항에 있어서, 상기 코어영역측 내부전원전압 발생부와 상기 주변영역측 내부전원전압 발생부에는 상기 기준전압과 상기 내부전원전압을 각각 분기시켜 병렬로 접속되도록 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 코어영역측 내부전원전압 발생부와 상기 주변영역측 내부전원전압 발생부에 각각 인가되는 상기 기준전압과 상기 내부전원전압은 기준전압 발생용 외부전원전압과 내부전원전압 발생용 외부전원전압이 각각 인가되도록 하는 구성인 반도체 메모리 장치.
제 1 항에 있어서, 상기 내부전원전압은 상기 내부전원전압 발생부에서 분압되어 하프 레벨에서 일정한 압력만큼 크게 형성되도록 한 기준전압보다는 최소한 큰 전압으로 이루어지는 반도체 메모리 장치.