JPH1074839A

JPH1074839A - トリミング回路

Info

Publication number: JPH1074839A
Application number: JP23164496A
Authority: JP
Inventors: Hiroshi Maruyama; 宏志丸山
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1996-09-02
Filing date: 1996-09-02
Publication date: 1998-03-17
Anticipated expiration: 2016-09-02
Also published as: JP3322138B2

Abstract

(57)【要約】【課題】基準電圧電源ＩＣの出力電圧の微調整等に用い
るツェナーザップ形トリミング回路２にて、トリミング
設定データＺ（Ｚ３〜Ｚ０）を設定する端子ＴＺ３〜Ｔ
Ｚ０の入口部に設けたツェナーダイオードＺＤの、ＩＣ
ウエハ特性のバラツキに応じたザップ数を極力減らして
調整効率を高める。【解決手段】トリミングは２．５Ｖ端子ＴＡとＧＮＤ端
子ＴＢ間に設けた分圧抵抗２１上のレベル０〜１５の１
６個のタップの１つをトリミング設定データＺ３〜Ｚ０
のデコードによりアナログスイッチ２２を介し選択し、
分圧出力端子ＴＣに引出す事により行う。デコードはデ
コード配線２５とＮＡＮＤゲート２３の４入力の接続の
仕方で可変でき、この場合、ＩＣ特性バラツキ中心とな
るレベル中央値７と８に対するトリミング設定データＺ
は夫々“１０１１”と“１１１１”、従ってザップビッ
ト数は１と０であり、両端レベル０と１５でのザップ数
４と３に比べ少なくしてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスイッチング電源制
御用ＩＣ内の高精度の基準電圧源などの微調整を行うた
めのトリミング回路に関する。なお以下各図において同
一の符号は同一もしくは相当部分を示す。

【０００２】

【従来の技術】スイッチング電源制御用ＩＣには基準電
圧源が内蔵されるが、最近では電圧出力精度±１％以内
などといった高精度の基準電圧源が必要とされる場合が
ある。この場合、ＩＣ製造プロセス上のバラツキを要求
の規格範囲内に納めることが非常に難しくなってくる。
このため、基準電圧回路の出力電圧を決める分圧抵抗部
分などに、微調整用の分圧された電圧を取出すタップを
複数設け、別に設けた複数のトリミングビット端子の設
定状態（換言すれば、トリミング設定データ）に応じ
て、前記分圧抵抗のタップの１つを選択できるようにし
ておく。そして、基準電圧回路のウエハ状態での出力電
圧試験のときに、この出力電圧が規格範囲に入るよう
に、出力電圧を測定しながらトリミングビット端子の設
定状態を決定する方法が採用されている。

【０００３】トリミングビット端子の構成にはいろいろ
な方式がある。細いアルミ配線やポリシリコンなどに過
電流を流して溶断（オープン）させ、オープンとショー
トの区別で設定状態を表すヒューズ方式や、複数のトリ
ミングビット端子毎の抵抗等でプルアップされたツェナ
ーダイオードのうち、Ｌレベルに固定すべきトリミング
ビット端子のツェナーダイオードを過電圧で破壊し、そ
の時に溶けたアルミでツェナーダイオードのカソード・
アノード間を短絡させ、そのカソード・アノード端子間
のＨレベルとＬレベルの区別で設定状態を表すツェナー
ザップ方式などがある。

【０００４】図５は、このような高精度の基準電圧回路
の構成例を示す。この基準電圧回路１は、スイッチング
電源制御用ＩＣに内蔵されるバンドギャップ形基準電圧
回路で、同図の３は基準電圧（この例では２．５Ｖ）の
出力端子、２はこの基準電圧出力の値を微調整するため
のトリミング回路である。なお、ＴＡはこのトリミング
回路２内の分圧抵抗２１の２．５Ｖ側端子、ＴＢは同じ
く分圧抵抗２１のＧＮＤ側端子、ＴＣは同じく分圧抵抗
２１からの分圧電圧を他の回路への帰還電圧として取出
す分圧出力端子である。

【０００５】このトリミング回路２は、分圧抵抗２１の
電圧取出しタップの位置（換言すれば、分圧抵抗２１の
抵抗分割点の位置）によって、例えば１％刻みで電圧取
出しのレベルを１６レベルに可変できるように構成され
ている。図６は、トリミングビット端子をＴＺ３〜ＴＺ
０の３つ、つまりトリミング設定データをＺ（Ｚ３〜Ｚ
０）の４ビットとした場合の、ツェナーザップ方式の従
来のトリミング回路２の構成例を示す。なお、同図
（Ａ）はこのトリミング回路２の前段部分を示し、同図
（Ｂ）は同図（Ａ）に続く後段部分を拡大して示す。ま
た、図６の端子ＴＡ〜ＴＣは夫々図５の同符号の端子に
対応している。

【０００６】ここで、２１は１６個のタップによって分
割された分圧抵抗、２２はこの１６個の各タップに設け
られ、対応するタップを分圧出力端子ＴＣに接続するた
めのアナログスイッチ、２３は各アナログスイッチ２２
と１対１に設けられて、トリミングビット端子ＴＺ３〜
ＴＺ０への４ビットのトリミング設定データＺ３〜Ｚ０
のデコード信号に応じて選択され、その直接の出力とイ
ンバータ２４を経た反転出力とにより、自身に対応する
アナログスイッチ２２を導通する４入力のＮＡＮＤゲー
ト、２５はこの４入力ＮＡＮＤゲート２３にデコード信
号を与えるデコード配線である。

【０００７】また、ＺＤは各トリミングビット端子ＴＺ
３〜ＴＺ０に接続された、ザップ可能なツェナーダイオ
ード、２６は非ザップのツェナーダイオードＺＤのカソ
ードを当該のトリミングビット端子の開放（非ＧＮＤ接
続）時にＨレベルに維持する定電流源、２７はバッファ
用のインバータ、２８はこのインバータ２７の出力を反
転するインバータであり、当該トリミングビット端子の
設定データのビット値とその反転値は、インバータ２７
と２８の出力としてデコード配線２５に入力される。

【０００８】図６の回路ではトリミング回路２の分圧出
力端子ＴＣの電圧を、分圧抵抗２１のタップの別にレベ
ル０からレベル１５までの１６階層に可変するために４
個のトリミングビット端子ＴＺ３〜ＴＺ０に４ビットの
データＺ３〜Ｚ０を設定し、このトリミング設定データ
Ｚ３〜Ｚ０の０から１５までの各値に分割抵抗２１の１
６個の各タップを対応させ、トリミング設定データの値
に対応するタップに接続されたアナログスイッチ２２を
選択導通し、基準電圧回路１の出力電圧２．５Ｖを調整
する。このトリミング回路は１％刻みの設定なので、当
初のウエハ状態で基準電圧出力が大体２．５Ｖ±８％の
バラツキ範囲にあるものを２．５Ｖ±０．５％に調整す
ることができる。

【０００９】実際のウエハ試験における基準電圧出力の
調整の手順としては、先ず４つのトリミングビット端子
ＴＺ３〜ＴＺ０の各々を開放（Ｈレベル）又はグランド
（ＧＮＤ）接続（Ｌレベル）に切替えて、基準電圧出力
が目的の電圧値に最も近くなるようなトリミングビット
端子の設定を探し出し、その後でＧＮＤ接続したトリミ
ングビット端子のツエナーダイオードＺＤを破壊してＧ
ＮＤに短絡させる。

【００１０】この場合、ツエナーダイオードＺＤを短絡
状態に確実に破壊するには、そのトリミングビット端子
１端子あたり５０ｍｓ程度の時間、電圧を印加し続け、
その後、少し待ってその端子電圧を測定し、ＧＮＤに短
絡していることを確認し、次の短絡対象のトリミングビ
ット端子のツエナーダイオードＺＤの破壊（ザップ）に
移るという作業を繰り返す必要がある。

【００１１】図８はトリミングビット端子をＴＺ６〜Ｔ
Ｚ０の７つ、つまりトリミング設定データをＺ（Ｚ６〜
Ｚ０）の７ビットとした場合の従来のツェナーザップ方
式のトリミング回路２の構成例を示す。基準電圧回路１
の構成は図５と全く同じである。この場合、デコード回
路を図６と同様に、単純に７入力ＮＡＮＤゲートを２⁷
＝１２８個並べて構成することもできるが、そうすると
ゲートの素子数が多くなりウエハの面積効率が悪いため
現実的ではない。そのため、一般的にはこの図８のよう
に７ビットのトリミング設定データＺ６〜Ｚ０を上位３
ビット、下位４ビットに分け、上位３ビットのトリミン
グ設定データＺ６〜Ｚ４をインバータ２７，２８とデコ
ード配線２５ｕを介してデコードする８個の３入力ＮＡ
ＮＤゲート２３ｕから８通り、下位４ビットのトリミン
グ設定データＺ３〜Ｚ０をインバータ２７，２８とデコ
ード配線２５ｄを介してデコードする１６個の４入力Ｎ
ＡＮＤゲート２３ｄから１６通りの信号を作り、この２
組の信号のマトリックス状の組合わせで８×１６＝１２
８通りの選択肢を構成する。

【００１２】即ち、分圧抵抗２１を分割する１２８個の
タップに夫々設けられたアナログスイッチであって、且
つ前記デコード回路の８通りの信号と１６通りの信号と
のマトリックスの交点に存在するアナログスイッチ２２
ｄの１つを、７ビットのトリミング設定データＺ６〜Ｚ
０の値によって選択導通し、分圧抵抗２１の当該タップ
を当該ＮＡＮＤゲート２３ｕの出力端部に設けたアナロ
グスイッチ２２ｕを介し、このトリミング回路の分圧出
力端子ＴＣに接続する。この場合、デコード回路のゲー
ト数は３入力ＮＡＮＤゲート２３ｕの８個と４入力ＮＡ
ＮＤゲート２３ｄの１６個で済み、現実的な回路構成と
なる。

【００１３】なお、図８では各トリミングビット端子Ｚ
６〜Ｚ０の非ザップのツェナーダイオードＺＤは、図６
の定電流回路２６に代わり、プルアップ抵抗２６’によ
って２．５Ｖ側にプルアップされている。

【００１４】

【発明が解決しようとする課題】前述したような各トリ
ミングビット端子の、短絡（ＧＮＤ接続）対象のツエナ
ーダイオードＺＤをビット別に破壊して行くツェナーザ
ップ方式のトリミング作業には１ビットあたり、１００
ｍｓ程度の時間がかかってしまう。ウエハ試験時間は一
般的なスイッチング電源制御用ＩＣの場合、チップの移
動時間も含めて１．５秒程度のため、このトリミングに
要する１ビットあたり０．１秒の時間もツェナーザップ
するビット数が４ビットになると０．４秒もかかること
になり、全試験時間の略２０％を占めることになる。

【００１５】図７は図６のトリミングビット端子ＴＺ３
〜ＴＺ０の４ビットのトリミング設定データＺ３〜Ｚ０
と、これに対応する分圧出力レベル（即ち、分圧抵抗２
１のタップから分圧出力端子ＴＣへ取出す電圧レベル）
との関係を示すデコード図表である。なお、この図７の
（Ａ）の欄には分圧出力レベル別のザップ数が、同じく
図７の（Ｂ）の欄には分圧出力レベル別の出現確率、つ
まり当該分圧出力レベルで微調整されるウエハ特性の出
現する確率が示されている。但しこの例では、この出現
確率が図１０に示すような平均値７．５、標準偏差２の
正規分布に従うものとしている。

【００１６】図６のトリミング回路ではＺ３〜Ｚ０で表
す４ビットのトリミング設定データをデコードして、こ
の数値の大きさ０〜１５の順に分圧出力レベルのレベル
０からレベル１５までの各アナログスイッチ２２を選択
導通させるようにしているため、図７に示すようにウエ
ハ特性の出現確率の高いレベル８のところでのザップビ
ット数はウエハ１チップあたり３ビット、同じく出現確
率の高いレベル７のところでザップビット数はウエハ１
チップあたり１ビットとなり、分圧出力レベル別のザッ
プ数と出現確率から求めた平均でも、ウエハ１チップあ
たり２ビットは必ずザップしなくてはならないことにな
る。しかし、トリミングビット数がこの程度の場合は、
まだツェナーザップに掛かる時間が少ないので問題も少
ない。

【００１７】図９は図８のトリミングビット端子ＴＺ６
〜ＴＺ０の７ビットのトリミング設定データＺ６〜Ｚ０
と、これに対応する分圧出力レベルとの関係を示すデコ
ード図表で、この図９の構成は図７と同様である。但し
図９における出現確率（Ｂ）は、図１１に示すような平
均値６３．５、標準偏差１６の正規分布に従うものとし
ている。

【００１８】この図９に示すように、トリミング設定デ
ータ７ビットで１２８レベルの調整を行う場合を考える
と、トリミング設定データＺ６〜Ｚ０の値の順に分圧出
力レベルを並べた場合には、分圧出力レベル６３，６４
（出現確率の中心値）の付近で平均ザップビット数は全
ビット数の半分の３．５ビットになり、調整に時間が掛
かり過ぎるという問題がある。

【００１９】そこで本発明はこの問題を解消できるトリ
ミング回路を提供することを課題とする。

【００２０】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のトリミング回路は、夫々ザップによっ
て当該端子のレベルを、アノードのレベルに短絡固定し
得るツェナダイオード（ＺＤ）が接続され、２進数のト
リミング設定データ（Ｚ３〜Ｚ０，Ｚ６〜Ｚ０など）が
設定される複数のトリミングビット端子（ＴＺ３〜ＴＺ
０，ＴＺ６〜ＴＺ０など）と、（両端が例えば２．５Ｖ
側端子ＴＡ，ＧＮＤ側端子ＴＢに接続されると共に）前
記トリミング設定データの可変範囲に等しい個数の、順
に並ぶタップによって分割された抵抗（分圧抵抗２１な
ど）と、トリミング設定データの設定に基づき、この設
定データの値に１対１に対応するタップを選択して（ア
ナログスイッチ２２、又は２２ｄ及び２２ｕを介し）所
定の引出し端子（分圧出力端子ＴＣなど）に接続するデ
コード手段とを備えたトリミング回路（２）において、
前記デコード手段を、少なくとも前記タップの配列の中
心に位するタップに対応するトリミング設定データのザ
ップビットが１以下となるように構成する。

【００２１】また請求項２のトリミング回路は、請求項
１に記載のトリミング回路において、前記デコード手段
は、各トリミングビット端子毎に２つずつ設けられた信
号線（デコード配線２５）を、当該のトリミングビット
端子のＨ，Ｌのレベルに応じて夫々個別に有効化する第
１の手段（インバータ２７，２８など）と、各タップに
１対１に設けられ、前記各トリミングビット端子毎の２
つの信号線の何れか一方ずつの信号を取込み、この取込
んだ信号の所定の１つの組合わせ（全有効など）を検出
して、対応するタップを前記引出し端子に接続する第２
の手段（４入力ＮＡＮＤゲート２３など）とを備え、こ
の第２の手段を、タップの配列の中心に近いタップに対
応するトリミング設定データほど、ザップビットが少な
くなるように構成する。

【００２２】また請求項３のトリミング回路は、請求項
１に記載のトリミング回路において、前記トリミング設
定データの最上位ビットを除く各ビットに対応するトリ
ミングビット端子のツェナダイオードの後段に、夫々最
上位ビットの所定の共通の値（“１”など）によって当
該のトリミングビット端子のトリミング設定データのビ
ットの極性を反転し、該トリミング設定データのビット
に代えて出力する極性反転手段（ＥＸＯＲゲート２９な
ど）を備えたものとする。

【００２３】また請求項４のトリミング回路は、請求項
１ないし３の何れかに記載のトリミング回路において、
ＩＣからなるものとする。

【００２４】

【発明の実施の形態】

（実施例１）図１は本発明の第１の実施例としてのツェ
ナーザップ方式のトリミング回路の構成図で、この図は
図６と同じ４個のトリミングビット端子ＴＺ３〜ＴＺ０
を備えた回路例を示す。基準電圧回路の構成は図５と全
く同じである。

【００２５】この場合は、トリミングビット端子ＴＺ３
〜ＴＺ０からの４ビットのトリミング設定データＺ（Ｚ
３〜Ｚ０）を、デコード配線２５を経て４入力ＮＡＮＤ
ゲート２３で１６本の信号にデコードしているので、バ
ラツキの中心値付近でザップするビット数が最小になる
ように自由にデコード配線２５（における８本のライン
とＮＡＮＤゲート２３の４入力との接続）を構成するこ
とができる。

【００２６】図２は図１の回路についてのデコード図表
で図７に対応するものである。図２においては、分圧出
力レベルの中心値のレベル７と８ではトリミング設定デ
ータＺ（Ｚ３〜Ｚ０）の値を夫々“１０１１”と“１１
１１”としてザップビット数が１と０になるように、ま
た中心値付近の分圧出力レベル６，９，１０ではトリミ
ング設定データＺの値を夫々“０１１１”，“１１１
０”，“１１０１”として、何れもザップビット数が１
になるように設定されている。他方、両端の分圧出力レ
ベル０と１５ではトリミング設定データＺの値を夫々
“００００”と“０１００”とし、ザップビット数が４
と３になるように設定されている。従って図２では平均
のザップビット数は図７の２に対し、１．０４２とな
る。

【００２７】このように本実施例１では、従来に比べ各
ウエハチップで１ビット分ザップする必要がなくなり、
その分試験時間の削減ができ、また、ザップするビット
が半分で済むことでチップの信頼性向上も期待できる。（実施例２）図３は本発明の第２の実施例としてのツェ
ナーザップ方式のトリミング回路の構成図で、この図は
図８と同じ７個のトリミングビット端子ＴＺ６〜ＴＺ０
を備えた回路例を示す。なお、図３においては図８に対
し、トリミングビット端子ＴＺ６〜ＴＺ０の各入力部の
ツェナーダイオードＺＤの次段にＥＸＯＲゲート２９が
挿入されている。その他の構成は図８と同じである。

【００２８】また、図４は図３の回路についてのデコー
ド図表で、図９に対応するものである。この実施例２で
はデコードが行と列のマトリックスで行われるため、実
施例１のように自由にデコードを変更することはできな
くなる。このため、図９の従来のデコード図表で分圧出
力レベルの中心値のレベル６３，６４を境として、レベ
ル０からレベル６３まで、及びレベル６４からレベル１
２７まではザップ数がほぼ徐々に減少していること、レ
ベル６４からレベル１２７まではトリミング設定データ
Ｚ６〜Ｚ０の最上位ビットＺ６（＝“１”）を除く、以
下のビット領域ではレベル６４側とレベル１２７側とで
“０”と“１”が反転して線対称に分布していることに
着目し、本発明ではトリミング設定データＺ６〜Ｚ０の
最上位ビットＺ６が“１”である場合は、図４に示すよ
うに以下のトリミング設定データのビットＺ５〜Ｚ０の
極性を、図９とは反転したデコードを行う。このように
してザップ数の多い状態をレベル６４側からレベル１２
７側に移すことができる。

【００２９】このようなトリミング設定データＺ６〜Ｚ
０のデコードを図３のトリミングビット端子ＴＺ５〜Ｔ
Ｚ０の各入力部に挿入されたＥＸＯＲゲート２９によっ
て実現する。即ち、この各ＥＸＯＲゲート２９の一方の
入力は当該のトリミングビット端子の入力、他方の入力
は最上位のトリミングビット端子ＴＺ６の入力であり、
トリミング設定データの最上位ビットＺ６が“０”のと
きはＺ５〜Ｚ０はそのままの極性で入力され、Ｚ６が
“１”のときはＺ５〜Ｚ０はツェナーダイオードＺＤの
次段のＥＸＯＲゲート２９で反転されて後段側に入力さ
れる。後段側の構成は従来（図８）と同じである。

【００３０】従って、トリミングビット端子ＴＺ６〜Ｔ
Ｚ０でのトリミング設定データＺ６〜Ｚ０の値が例えば
“１１１１１１１”のとき、Ｚ６は“１”のまま、Ｚ５
〜Ｚ０はＥＸＯＲゲート２９の出力で“００００００”
となるため、中心値である分圧出力レベル６４に該当す
るタップが選択されるが、ザップ数は０となる。また、
同じくトリミング設定データＺ６〜Ｚ０の値が例えば
“１００００００”のとき、Ｚ６は“１”のまま、Ｚ５
〜Ｚ０はＥＸＯＲゲート２９の出力で“１１１１１１”
となるため、上端値である分圧出力レベル１２７に該当
するタップが選択され、ザップ数は６となる。

【００３１】このようにして、本実施例２では平均のザ
ップビット数は図４に示すように２．６３ビットとな
り、全トリミングビット数７の１／３に抑えることがで
きる。

【００３２】

【発明の効果】本発明によれば、２進数のトリミング設
定データを、トリミングビット端子のＨ／Ｌの状態によ
り、且つこのＬの状態はトリミングビット端子の入力部
のツェナーダイオードをザップすることにより設定し、
このトリミング設定データをデコードして、分割抵抗上
に順に並んだ複数のタップのうち、トリミング設定デー
タによって定まるタップを選択し、この選択されたタッ
プから取出す信号によって基準電圧回路等の被トリミン
グ回路の特性を目標値に納めるトリミング回路におい
て、少なくともタップの配列の中心のタップを選択する
トリミング設定データのツェナーザップのビット数が１
以下となるようにデコード回路を構成し、被トリミング
回路の特性のバラツキに基づく平均のトリミング時間を
削減するようにしたので、ウエハの試験時間の短縮及び
信頼性の向上をはかることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのトリミング設定
データ４ビットのトリミング回路の構成図

【図２】図１のトリミング設定データのデコード表を示
す図

【図３】本発明の第２の実施例としてのトリミング設定
データ７ビットのトリミング回路の構成図

【図４】図３のトリミング設定データのデコード表を示
す図

【図５】被トリミング回路としての基準電圧回路の構成
例を示す図

【図６】図１に対応する従来のトリミング回路の構成図

【図７】図６のトリミング設定データのデコード表を示
す図

【図８】図３に対応する従来のトリミング回路の構成図

【図９】図８のトリミング設定データのデコード表を示
す図

【図１０】平均値７．５、標準偏差２の正規分布図

【図１１】平均値６３．５、標準偏差１６の正規分布図

【符号の説明】

１基準電圧回路２トリミング回路３基準電圧出力端子ＴＡ２．５Ｖ側端子ＴＢＧＮＤ側端子ＴＣ分圧出力端子ＴＺ６〜ＴＺ０トリミングビット端子Ｚ（Ｚ３〜Ｚ０、Ｚ６〜Ｚ０）トリミング設定デー
タＺＤツェナーダイオード２１分圧抵抗２２，２２ｄ，２２ｕアナログスイッチ２３，２３ｄ４入力ＮＡＮＤゲート２３ｕ３入力ＮＡＮＤゲート２４インバータ２５，２５ｄ，２５ｕデコード配線２６定電流回路２６’ プルアップ抵抗２７，２８インバータ２９ＥＸＯＲゲート

Claims

【特許請求の範囲】

【請求項１】夫々ザップによって当該端子のレベルを、
アノードのレベルに短絡固定し得るツェナダイオードが
接続され、２進数のトリミング設定データが設定される
複数のトリミングビット端子と、前記トリミング設定データの可変範囲に等しい個数の、
順に並ぶタップによって分割された抵抗と、トリミング設定データの設定に基づき、この設定データ
の値に１対１に対応するタップを選択して所定の引出し
端子に接続するデコード手段とを備えたトリミング回路
において、前記デコード手段を、少なくとも前記タップの配列の中
心に位するタップに対応するトリミング設定データのザ
ップビットが１以下となるように構成したことを特徴と
するトリミング回路。
【請求項２】請求項１に記載のトリミング回路におい
て、前記デコード手段は、各トリミングビット端子毎に２つ
ずつ設けられた信号線を、当該のトリミングビット端子
のＨ，Ｌのレベルに応じて夫々個別に有効化する第１の
手段と、各タップに１対１に設けられ、前記各トリミングビット
端子毎の２つの信号線の何れか一方ずつの信号を取込
み、この取込んだ信号の所定の１つの組合わせを検出し
て、対応するタップを前記引出し端子に接続する第２の
手段とを備え、この第２の手段を、タップの配列の中心に近いタップに
対応するトリミング設定データほど、ザップビットが少
なくなるように構成したことを特徴とするトリミング回
路。
【請求項３】請求項１に記載のトリミング回路におい
て、前記トリミング設定データの最上位ビットを除く各ビッ
トに対応するトリミングビット端子のツェナダイオード
の後段に、夫々最上位ビットの所定の共通の値によって
当該のトリミングビット端子のトリミング設定データの
ビットの極性を反転し、該トリミング設定データのビッ
トに代えて出力する極性反転手段を備えたことを特徴と
するトリミング回路。
【請求項４】請求項１ないし３の何れかに記載のトリミ
ング回路において、ＩＣからなることを特徴とするトリミング回路。