JPH04299611A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH04299611A JPH04299611A JP3064232A JP6423291A JPH04299611A JP H04299611 A JPH04299611 A JP H04299611A JP 3064232 A JP3064232 A JP 3064232A JP 6423291 A JP6423291 A JP 6423291A JP H04299611 A JPH04299611 A JP H04299611A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- circuit
- output
- cmos switch
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000009966 trimming Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関する。
【０００２】
【従来の技術】従来の遅延回路は図３に示すように、入
力信号ＩＮを入力とするインバータ１２と、インバータ
１２の出力端に直列に接続され、出力信号ＯＵＴを出力
するインバータ１３と、インバータ１２の出力端とイン
バータ１３の入力端の間の配線に並列に接続された抵抗
Ｒと、インバータ１３の入力端と接地間に接続されたコ
ンデンサＣを有している。この遅延回路において、抵抗
Ｒの両端の節点をそれぞれＮ５，Ｎ６とし、節点Ｎ５と
Ｎ６の間の点線Ｗに示す配線が配線工程マスクで変更可
能な配線Ｗであるとすると、接点Ｎ５とＮ６の間の配線
を短絡することによって、抵抗Ｒはインバータ１２の出
力端とインバータ１３の入力端の間に直列に接続される
ことになり、抵抗ＲとコンデンサＣによる時定数で出力
信号ＯＵＴの遅延時間が決定する。
力信号ＩＮを入力とするインバータ１２と、インバータ
１２の出力端に直列に接続され、出力信号ＯＵＴを出力
するインバータ１３と、インバータ１２の出力端とイン
バータ１３の入力端の間の配線に並列に接続された抵抗
Ｒと、インバータ１３の入力端と接地間に接続されたコ
ンデンサＣを有している。この遅延回路において、抵抗
Ｒの両端の節点をそれぞれＮ５，Ｎ６とし、節点Ｎ５と
Ｎ６の間の点線Ｗに示す配線が配線工程マスクで変更可
能な配線Ｗであるとすると、接点Ｎ５とＮ６の間の配線
を短絡することによって、抵抗Ｒはインバータ１２の出
力端とインバータ１３の入力端の間に直列に接続される
ことになり、抵抗ＲとコンデンサＣによる時定数で出力
信号ＯＵＴの遅延時間が決定する。
【０００３】また、図４に他の従来の例の回路図を示す
。この遅延回路はインバータをｎ段（ｎ〉１の偶数）重
ねて遅延信号を得ており、出力信号ＯＵＴの遅延時間は
、あらかじめシミュレーションあるいはインバータ１段
あたりの遅延時間のｎ倍として決定される。
。この遅延回路はインバータをｎ段（ｎ〉１の偶数）重
ねて遅延信号を得ており、出力信号ＯＵＴの遅延時間は
、あらかじめシミュレーションあるいはインバータ１段
あたりの遅延時間のｎ倍として決定される。
【０００４】
【発明が解決しようとする課題】上述した従来の遅延回
路では、外部から配線を切断することによる抵抗とコン
デンサの時定数や、多段インバーあによって遅延時間を
決定しているため、遅延値を任意に選ぶことができず、
またＩＣ製造プロセスのばらつきによる影響を受け易い
ので、マスク変更時などに同じ機能を得られないという
問題があった。
路では、外部から配線を切断することによる抵抗とコン
デンサの時定数や、多段インバーあによって遅延時間を
決定しているため、遅延値を任意に選ぶことができず、
またＩＣ製造プロセスのばらつきによる影響を受け易い
ので、マスク変更時などに同じ機能を得られないという
問題があった。
【０００５】またＬＳＩの交流特性で、出力ピンの遅延
時間が規格の最大値と最小値の間にある場合に、遅延値
が最大値側か最小値側のどちらかに傾き、マージンがな
くなるために、ＩＣ良品の歩留りが低下するという問題
があった。
時間が規格の最大値と最小値の間にある場合に、遅延値
が最大値側か最小値側のどちらかに傾き、マージンがな
くなるために、ＩＣ良品の歩留りが低下するという問題
があった。
【０００６】
【課題を解決するための手段】本発明の遅延回路は、入
力信号を入力とする第１のインバータと、該第１のイン
バータの出力端に入力端が接続された第１の制御スイッ
チと、該第１の制御スイッチの出力端に入力端が接続さ
れ出力信号を出力する第２のインバータと、前記第１の
インバータの出力端に入力端が接続された第３のインバ
ータと、該第３のインバータの出力端に入力端が接続さ
れた第４のインバータと、該第４のインバータの出力端
に入力端が接続され前記第２のインバータの入力端に出
力端が接続された前記第２の制御スイッチと、前記第１
および第２の制御スイッチのオン・オフを制御する制御
回路とを含んで構成されている。
力信号を入力とする第１のインバータと、該第１のイン
バータの出力端に入力端が接続された第１の制御スイッ
チと、該第１の制御スイッチの出力端に入力端が接続さ
れ出力信号を出力する第２のインバータと、前記第１の
インバータの出力端に入力端が接続された第３のインバ
ータと、該第３のインバータの出力端に入力端が接続さ
れた第４のインバータと、該第４のインバータの出力端
に入力端が接続され前記第２のインバータの入力端に出
力端が接続された前記第２の制御スイッチと、前記第１
および第２の制御スイッチのオン・オフを制御する制御
回路とを含んで構成されている。
【０００７】また、遅延回路は、第３のインバータの出
力端に入力端が接続され第４のインバータの入力端に出
力端が接続された第ｎ（ｎ＝２，４，５…）の制御スイ
ッチと、前記第３のインバータの出力端に入力端が接続
された第ｍ（ｍ＝５，６，７，…）のインバータと、該
第ｍのインバータの出力端に入力端が接続された第（ｍ
＋１）のインバータと、該第（ｍ＋１）の出力端に入力
端が接続され前記第４のインバータの入力端に出力端が
接続された第（ｎ−１）の制御スイッチと、前記第１お
よび第２の制御スイッチのオン・オフを制御する制御回
路を含んで構成されている。
力端に入力端が接続され第４のインバータの入力端に出
力端が接続された第ｎ（ｎ＝２，４，５…）の制御スイ
ッチと、前記第３のインバータの出力端に入力端が接続
された第ｍ（ｍ＝５，６，７，…）のインバータと、該
第ｍのインバータの出力端に入力端が接続された第（ｍ
＋１）のインバータと、該第（ｍ＋１）の出力端に入力
端が接続され前記第４のインバータの入力端に出力端が
接続された第（ｎ−１）の制御スイッチと、前記第１お
よび第２の制御スイッチのオン・オフを制御する制御回
路を含んで構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例の回路図である。遅延回
路は入力信号ＩＮを入力としその出力端が節点Ｎ１に接
続されているインバータ１と、入力端が接点Ｎ２に接続
され出力信号ＯＵＴを出力するインバータ４と、節点Ｎ
１と節点Ｎ２を接続する配線間に接続されたＣＭＯＳス
イッチ５と、節点Ｎ１を入力端とするインバータ２と、
インバータ２に直列に接続されたインバータ３と、イン
バータ３とＮ２の配線間に接続されたＣＭＯＳスイッチ
６と、制御信号を出力してＣＭＯＳスイッチ５，６を制
御するＥＰＲＯＭの制御回路とで構成されている。
。図１は本発明の第１の実施例の回路図である。遅延回
路は入力信号ＩＮを入力としその出力端が節点Ｎ１に接
続されているインバータ１と、入力端が接点Ｎ２に接続
され出力信号ＯＵＴを出力するインバータ４と、節点Ｎ
１と節点Ｎ２を接続する配線間に接続されたＣＭＯＳス
イッチ５と、節点Ｎ１を入力端とするインバータ２と、
インバータ２に直列に接続されたインバータ３と、イン
バータ３とＮ２の配線間に接続されたＣＭＯＳスイッチ
６と、制御信号を出力してＣＭＯＳスイッチ５，６を制
御するＥＰＲＯＭの制御回路とで構成されている。
【０００９】次に、回路の動作を説明すると初めＣＭＯ
Ｓスイッチ５，６の制御信号Ｓ１，Ｓ１の反転信号，Ｓ
ＩＲ，Ｓ２，Ｓ２の反転信号Ｓ２ＲはＣＭＯＳスイッチ
５が導通、ＣＭＯＳスイッチ６が非導通になるようにＥ
ＰＲＯＭまたはヒューズによって制御されているので、
遅延回路はインバータ１とインバータ２の直列接続とな
る。次に、ＣＭＯＳスイッチ５，６の制御信号Ｓ１，Ｓ
ＩＲ，Ｓ２，Ｓ２ＲをＣＭＯＳスイッチ５が非導通ＣＭ
ＯＳスイッチ６が導通になるようにＥＰＲＯＭによって
制御を変えると、遅延回路はインバータ１，インバータ
２，インバータ３およびインバータ４の直列接続になる
。つまりこの遅延回路は、ＣＭＯＳスイッチ５とＣＭＯ
Ｓスイッチ６をＥＰＲＯＭ制御することにより、インバ
ータが２段接続された回路からインバータが４段接続さ
れた回路に変化し、インバータの段数が増加することに
よって遅延時間を増加させることができる。
Ｓスイッチ５，６の制御信号Ｓ１，Ｓ１の反転信号，Ｓ
ＩＲ，Ｓ２，Ｓ２の反転信号Ｓ２ＲはＣＭＯＳスイッチ
５が導通、ＣＭＯＳスイッチ６が非導通になるようにＥ
ＰＲＯＭまたはヒューズによって制御されているので、
遅延回路はインバータ１とインバータ２の直列接続とな
る。次に、ＣＭＯＳスイッチ５，６の制御信号Ｓ１，Ｓ
ＩＲ，Ｓ２，Ｓ２ＲをＣＭＯＳスイッチ５が非導通ＣＭ
ＯＳスイッチ６が導通になるようにＥＰＲＯＭによって
制御を変えると、遅延回路はインバータ１，インバータ
２，インバータ３およびインバータ４の直列接続になる
。つまりこの遅延回路は、ＣＭＯＳスイッチ５とＣＭＯ
Ｓスイッチ６をＥＰＲＯＭ制御することにより、インバ
ータが２段接続された回路からインバータが４段接続さ
れた回路に変化し、インバータの段数が増加することに
よって遅延時間を増加させることができる。
【００１０】また逆にＣＭＯＳスイッチっとＣＭＯＳス
イッチ６をＥＰＲＯＭで制御することにより、インバー
タが４段接続された回路をインバータが２段接続された
回路に戻し、遅延時間を減少させることできる。ただし
ＥＰＲＯＭの出力信号を制御してＣＭＯＳスイッチによ
ってインバータの段数を変化させるのは、Ｐ／Ｗ時ある
いは組立完了時の選別時であり、この時に遅延時間の最
適化が図られる。
イッチ６をＥＰＲＯＭで制御することにより、インバー
タが４段接続された回路をインバータが２段接続された
回路に戻し、遅延時間を減少させることできる。ただし
ＥＰＲＯＭの出力信号を制御してＣＭＯＳスイッチによ
ってインバータの段数を変化させるのは、Ｐ／Ｗ時ある
いは組立完了時の選別時であり、この時に遅延時間の最
適化が図られる。
【００１１】また、制御スイッチはＣＭＯＳタイプだけ
ではなく、ＮＭＯＳタイプまたはＰＭＯＳタイプでも可
能である。制御回路もＥＰＲＯＭの代りにヒューズでも
よい。
ではなく、ＮＭＯＳタイプまたはＰＭＯＳタイプでも可
能である。制御回路もＥＰＲＯＭの代りにヒューズでも
よい。
【００１２】図２は本発明の第２の実施例の回路図であ
る。本実施例は前述した第１の実施例の回路のインバー
タ２の出力端に節点Ｎ３をインバータの入力端に節点Ｎ
４を設け、節点Ｎ３と節点Ｎ４を接続する配線間に接続
されたＣＭＯＳスイッチ１０と、節点Ｎ３を入力端とす
るインバータ８と、インバータ８の出力端に直列に接続
されたインバータ９と、インバータ９と節点Ｎ４の配線
間に接続されたＣＭＯＳスイッチ１１で構成されている
。
る。本実施例は前述した第１の実施例の回路のインバー
タ２の出力端に節点Ｎ３をインバータの入力端に節点Ｎ
４を設け、節点Ｎ３と節点Ｎ４を接続する配線間に接続
されたＣＭＯＳスイッチ１０と、節点Ｎ３を入力端とす
るインバータ８と、インバータ８の出力端に直列に接続
されたインバータ９と、インバータ９と節点Ｎ４の配線
間に接続されたＣＭＯＳスイッチ１１で構成されている
。
【００１３】このようにして第１の実施例に加えて、ス
イッチ９，スイッチ１０を制御することにより、インバ
ータ２段，４段，６段…の遅延回路に変化させることが
できるので、遅延時間の選択範囲をさらに拡げることが
できる。
イッチ９，スイッチ１０を制御することにより、インバ
ータ２段，４段，６段…の遅延回路に変化させることが
できるので、遅延時間の選択範囲をさらに拡げることが
できる。
【００１４】
【発明の効果】以上説明したように本発明の遅延回路は
、ＣＭＯＳスイッチで信号経路を選択することにより、
直列接続されるインバータの段数を変えて、遅延時間を
任意に設定できるという効果を有する。また、ＩＣ製造
プロセスのばらつきによる影響も制御回路７によりトリ
ミングを行うことで防ぐことができるという効果を有す
る。
、ＣＭＯＳスイッチで信号経路を選択することにより、
直列接続されるインバータの段数を変えて、遅延時間を
任意に設定できるという効果を有する。また、ＩＣ製造
プロセスのばらつきによる影響も制御回路７によりトリ
ミングを行うことで防ぐことができるという効果を有す
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の遅延回路の一例の回路図である。
【図４】従来の遅延回路の他の例の回路図である。
１〜４，８，９，１２〜１７ インバータ５，６
，１０，１１ ＣＭＯＳスイッチ７ 制御
回路
，１０，１１ ＣＭＯＳスイッチ７ 制御
回路
Claims (2)
- 【請求項１】 入力信号を入力とする第１のインバー
タと、該第１のインバータの出力端に入力端が接続され
た第１の制御スイッチと、該第１の制御スイッチの出力
端に入力端が接続され出力信号を出力する第２のインバ
ータと、前記第１のインバータの出力端に入力端が接続
された第３のインバータと、該第３のインバータの出力
端に入力端が接続された第４のインバータと、該第４の
インバータの出力端に入力端が接続され前記第２のイン
バータの入力端に出力端が接続された前記第２の制御ス
イッチと、前記第１および第２の制御スイッチのオン・
オフを制御する制御回路とを含むことを特徴とする遅延
回路。 - 【請求項２】 第３のインバータの出力端に入力端が
接続され第４のインバータの入力端に出力端が接続され
た第ｎ（ｎ＝２，４，５…）の制御スイッチと、前記第
３のインバータの出力端に入力端が接続された第ｍ（ｍ
＝５，６，７，…）のインバータと、該第ｍのインバー
タの出力端に入力端が接続された第（ｍ＋１）のインバ
ータと、該第（ｍ＋１）の出力端に入力端が接続され前
記第４のインバータの入力端に出力端が接続された第（
ｎ−１）の制御スイッチと、前記第１および第２の制御
スイッチのオン・オフを制御する制御回路を含むことを
特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064232A JPH04299611A (ja) | 1991-03-28 | 1991-03-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064232A JPH04299611A (ja) | 1991-03-28 | 1991-03-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299611A true JPH04299611A (ja) | 1992-10-22 |
Family
ID=13252173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064232A Pending JPH04299611A (ja) | 1991-03-28 | 1991-03-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
-
1991
- 1991-03-28 JP JP3064232A patent/JPH04299611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130567A (en) * | 1997-04-18 | 2000-10-10 | Nec Corporation | Semiconductor delay circuit having inverter circuits and transfer gates |
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