JP3847169B2 - 減衰器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、減衰器に関し、特に、外部からの制御信号により減衰率を可変できる抵抗型減衰器に関する。
【0002】
【従来の技術】
従来、入力端子に与えられる信号電圧を減衰して出力端子から送出するために、抵抗型減衰器が用いられる。外部からの制御信号により減衰率を可変できる抵抗型減衰器の構成の一例として、図8に示す構成が知られている。図8に示すように、従来例の減衰器は、抵抗101と、抵抗102と、抵抗109と、抵抗110と、抵抗111と、信号が入力される入力端子103と、基準端子104と、減衰された信号が出力される出力端子105と、制御端子106と、制御端子107と、制御端子108と、スイッチ112と、スイッチ113と、スイッチ114と、を備え、さらに、抵抗101、抵抗109、抵抗110、抵抗111及び抵抗102が直列に接続され、抵抗102の一端が基準端子104に接続され、抵抗102の他端が出力端子105に接続され、抵抗101の一端が入力端子103に接続され、スイッチ112が抵抗109に並列接続され、スイッチ113が抵抗110に並列接続され、スイッチ114が抵抗111に並列接続される。
【0003】
そして、制御端子106に与えられる外部からの制御信号によりスイッチ114がオンオフ制御され、制御端子107に与えられる外部からの制御信号によりスイッチ113がオンオフ制御され、制御端子108に与えられる外部からの制御信号によりスイッチ112がオンオフ制御されて、外部からの制御信号により入力端子103と出力端子105との間の抵抗値を変化させて入力信号の減衰率を変化させるようになっている。
【0004】
【発明が解決しようとする課題】
しかし、図8に示す従来例の減衰器の構成は、減衰率を変化させると、入力端子103の入力インピーダンスも変化してしまうという問題が発生する。即ち、例えば、減衰率を大きくするためにスイッチ114のみをオン状態とすると、入力端子103の入力インピーダンスが、抵抗101、抵抗109及び抵抗110の直列抵抗値と抵抗102の抵抗値との和となり、減衰率を小さくするためにスイッチ112、スイッチ113及びスイッチ114をオン状態とすると、入力端子103の入力インピーダンスが、抵抗101の抵抗値と抵抗102の抵抗値との和となって変化してしまう。
【0005】
以上のように減衰率によって入力インピーダンスが変化してしまうと、図8に示す従来例の減衰器を、RCフィルタのような時定数を有するフィルタ装置の後段に接続したとき、フィルタ回路の時定数に影響を与え、フィルタ特性を変化させてしまうという問題が発生する。
【0006】
本発明は、かかる問題点に鑑みてなされたものであって、外部からの制御信号により減衰率を可変するときであっても入力インピーダンスが一定となる減衰器を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明の減衰器は、入力端子と、基準端子と、n(nは2以上の自然数)個の節点と、一端が前記入力端子に接続される第1の抵抗手段と、それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、前記1番目の前記節点に接続される出力端子と、前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、を備えることを特徴とする。
【0008】
また、本発明の減衰器は、入力端子と、出力端子と、基準端子と、n(nは2以上の自然数)個の節点と、それぞれの一端が前記出力端子に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、前記入力端子と前記1番目の前記節点との間に接続される第1の抵抗手段と、前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、前記出力端子と前記基準端子との間に接続される第5の抵抗手段と、前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、を備えることを特徴とする。
【0009】
また、本発明の減衰器は、入力端子と、基準端子と、n(nは2以上の自然数)個の節点と、一端が前記入力端子に接続される第1の抵抗手段と、それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間にそれぞれ1個ずつが直列となって接続される前記n−1個の第2の抵抗手段及び前記n−1個の第3のスイッチ手段と、それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、前記1番目の前記節点に接続される出力端子と、前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、前記第1のスイッチ手段、前記第2のスイッチ手段及び前記第3のスイッチ手段をオンオフ制御する制御手段と、を備えることを特徴とする。
【0010】
また、本発明の減衰器は、入力端子と、出力端子と、基準端子と、n(nは2以上の自然数)個の節点と、それぞれの一端が前記出力端子に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間にそれぞれ1個ずつが直列となって接続される前記n−1個の第2の抵抗手段及び前記n−1個の第3のスイッチ手段と、それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、前記入力端子と前記1番目の前記節点との間に接続される第1の抵抗手段と、前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、前記出力端子と前記基準端子との間に接続される第5の抵抗手段と、前記第1のスイッチ手段、前記第2のスイッチ手段及び前記第3のスイッチ手段をオンオフ制御する制御手段と、を備えることを特徴とする。
【0011】
また、前記m番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記m番目の前記節点と前記m+1番目の前記節点との間に接続される前記第3のスイッチ手段がオフ状態となることを特徴とする。
【0012】
また、前記n個の前記節点のうちのk(kは2以上であって前記n以下)番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記2番目から前記k番目までの前記節点に接続される前記第2のスイッチ手段がオン状態となることを特徴とする。
【0013】
また、前記第1の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、前記第3の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値とが等しく、前記第4の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいことを特徴とする。
【0014】
また、本発明の減衰器は、入力端子と、基準端子と、n(nは2以上の自然数)個の節点と、一端が前記入力端子に接続される第1の抵抗手段と、それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、それぞれの一端が前記n個の前記節点に1対1に対応して接続される前記n個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n個の第3の抵抗手段と、前記1番目の前記節点に接続される出力端子と、前記n番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、を備えることを特徴とする。
【0015】
また、前記n個の前記節点のうちのp(pは1以上であって前記n以下)番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記p番目の前記節点に接続される前記第2のスイッチ手段がオフ状態となることを特徴とする。
【0016】
また、前記第1の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいことを特徴とする。
【0017】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図1は、本発明の第1の実施の形態の減衰器の構成図である。図1に示す本発明の第1の実施の形態の減衰器は、任意のn(nは2以上の自然数)段構成のラダー抵抗型の減衰器とすることができるのであるが、ここでは、n=4の場合の構成について説明する。
【0018】
図1に示すように、本発明の第1の実施の形態の減衰器は、抵抗1と、抵抗2と、入力端子3と、基準端子4と、出力端子5と、制御端子6、制御端子7、制御端子8及び制御端子9と、制御回路10と、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14と、n(n=4)−1個の抵抗21、抵抗22及び抵抗23と、スイッチ31と、n(n=4)−1個のスイッチ32、スイッチ33及びスイッチ34と、抵抗41と、n(n=4)−1個の抵抗42、抵抗43及び抵抗44と、n(n=4)個の節点N1、節点N2、節点N3及び節点N4と、を備え、さらに制御回路10が、4入力の論理和ゲート10aと、3入力の論理和ゲート10bと、2入力の論理和ゲート10cと、を備える。
【0019】
第1の抵抗手段としての抵抗1の一端が、入力端子3に接続される。
【0020】
n(n=4)個の第1のスイッチ手段としてのスイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの一端が、抵抗1の他端に接続され、スイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの他端がn(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちの1番目からn(n=4)番目までの節点に1対1に対応して接続される。
【0021】
即ち、スイッチ11の他端が1番目の節点N1に接続され、スイッチ12の他端が2番目の節点N2に接続され、スイッチ13の他端が3番目の節点N3に接続され、スイッチ14の他端が4番目の節点N4に接続される。
【0022】
n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点とm+1番目の節点との間に1個ずつ接続される。
【0023】
即ち、抵抗21が、1番目の節点N1と2番目の節点N2との間に接続され、抵抗22が、2番目の節点N2と3番目の節点N3との間に接続され、抵抗23が、3番目の節点N3と4番目の節点N4との間に接続される。
【0024】
n(n=4)−1個の第2のスイッチ手段としてのスイッチ32、スイッチ33及びスイッチ34のそれぞれの一端が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちの2番目からn(n=4)番目までの節点に1対1に対応して接続される。
【0025】
即ち、スイッチ32の一端が、2番目の節点N2に接続され、スイッチ33の一端が、3番目の節点N3に接続され、スイッチ34の一端が、4番目の節点N4に接続される。
【0026】
n(n=4)−1個の第3の抵抗手段としての抵抗42、抵抗43及び抵抗44のそれぞれの一端が、基準端子4に接続され、抵抗42、抵抗43及び抵抗44のそれぞれの他端が、スイッチ32、スイッチ33及びスイッチ34の他端に1対1に対応して接続される。
【0027】
即ち、抵抗42の他端が、スイッチ32の他端に接続され、抵抗43の他端が、スイッチ33の他端に接続され、抵抗44の他端が、スイッチ34の他端に接続される。
【0028】
出力端子5が、1番目の節点N1に接続される。
【0029】
第4の抵抗手段としての抵抗41が、スイッチ31を介して、1番目の節点N1と基準端子4との間に接続される。
【0030】
第5の抵抗手段としての抵抗2が、1番目の節点N1と基準端子4との間に接続される。
【0031】
なお、各抵抗値については、第1の抵抗手段である抵抗1の抵抗値と第5の抵抗手段である抵抗2の抵抗値とを等しくR1とし、第2の抵抗手段である抵抗21、抵抗22及び抵抗23の各抵抗値を等しくR2とし、第3の抵抗手段である抵抗42、抵抗43及び抵抗44の各抵抗値と第4の抵抗手段である抵抗41の抵抗値とを等しくR3として、第4の抵抗手段である抵抗41及び第5の抵抗手段である抵抗2の並列抵抗値R3//R1と第2の抵抗手段である抵抗21の抵抗値R2との和が、第5の抵抗手段である抵抗2の抵抗値R1と等しくなるように設定される。
【0032】
即ち、R1=R2+(R3//R1)の関係が備えられている。
【0033】
なお、記号//は、並列抵抗値の演算子を意味し、例えば上記R3//R1は、(R3×R1)÷(R3+R1)と等価とする。
【0034】
制御回路10が、スイッチ11、スイッチ12、スイッチ13及びスイッチ14と、スイッチ32、スイッチ33及びスイッチ34と、スイッチ31とをオンオフ制御する。
【0035】
即ち、スイッチ11が、外部より制御端子6に論理Hレベルが与えられるときオン状態に制御され、制御端子6に論理Lレベルが与えられるときオフ状態に制御され、スイッチ12が、外部より制御端子7に論理Hレベルが与えられるときオン状態に制御され、制御端子7に論理Lレベルが与えられるときオフ状態に制御され、スイッチ13が、外部より制御端子8に論理Hレベルが与えられるときオン状態に制御され、制御端子8に論理Lレベルが与えられるときオフ状態に制御され、スイッチ14が、外部より制御端子9に論理Hレベルが与えられるときオン状態に制御され、制御端子9に論理Lレベルが与えられるときオフ状態に制御される。
【0036】
また、論理和ゲート10aの第1入力端が、制御端子6に接続され、論理和ゲート10aの第2入力端が、制御端子7に接続され、論理和ゲート10aの第3入力端が、制御端子8に接続され、論理和ゲート10aの第4入力端が、制御端子9に接続され、論理和ゲート10bの第1入力端が、制御端子7に接続され、論理和ゲート10bの第2入力端が、制御端子8に接続され、論理和ゲート10bの第3入力端が、制御端子9に接続され、論理和ゲート10cの第1入力端が、制御端子8に接続され、論理和ゲート10cの第2入力端が、制御端子9に接続される。
【0037】
そして、スイッチ31が、論理和ゲート10aの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10aの出力が論理Lレベルのときオフ状態に制御され、スイッチ32が、論理和ゲート10bの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10bの出力が論理Lレベルのときオフ状態に制御され、スイッチ33が、論理和ゲート10cの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10cの出力が論理Lレベルのときオフ状態に制御され、スイッチ34が、制御端子9に論理Hレベルが与えられるときオン状態に制御され、制御端子9に論理Lレベルが与えられるときオフ状態に制御される。
【0038】
次に、動作について説明する。本発明の第1の実施の形態の減衰器は、制御端子6、制御端子7、制御端子8及び制御端子9に論理Hレベル或いは論理Lレベルの制御信号を入力することにより、基準端子4の電位(例えば接地電位)に対して入力端子3に与えられる入力信号電圧を所定の減衰量で減衰して出力端子5に出力する。
【0039】
先ず、制御端子6に論理Hレベルが与えられ、制御端子7、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ11とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0040】
このときの等価回路は、図2の通りとなり、入力端子3と基準端子4との間について本減衰器内部を見たときの入力インピーダンスZIは、ZI=R1+(R3//R1)となる。
【0041】
一方、出力端子5と基準端子4との間について本減衰器内部を見たときの出力インピーダンスZOは、入力端子3と基準端子4との間に接続される図示されていない前段装置の出力インピーダンスを0とすれば、ZO=R1//R3//R1となる。
【0042】
また、基準端子4の電位を基準とした入力端子3の電圧と出力端子5の電圧との比である減衰量A1は、A1=(R3//R1)÷(R1+(R3//R1))となる。
【0043】
次に、制御端子7に論理Hレベルが与えられ、制御端子6、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ12とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0044】
このときの等価回路は、図3の通りとなり、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//(R2+(R3//R1)))=R1+(R3//R1)となり、出力インピーダンスZOは、R1=R2+(R3//R1)の関係により、ZO=R1//R3//(R2+(R3//R1))=R1//R3//R1となる。
【0045】
また、減衰量A2は、R1=R2+(R3//R1)の関係により、A2=(R3//(R2+(R3//R1)))÷(R1+(R3//(R2+(R3//R1))))×(R3//R1)÷(R2+(R3//R1))=(R3//R1)÷(R1+(R3//R1))×(R3//R1)÷R1=A1×(R3//R1)÷R1となる。
【0046】
次に、制御端子8に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子9に論理Lレベルが与えられると、スイッチ13とスイッチ33とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0047】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//R1)となり、出力インピーダンスZOは、ZO=R1//R3//R1となり、減衰量A3は、A3=A2×(R3//R1)÷R1となる。
【0048】
次に、制御端子9に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子8に論理Lレベルが与えられると、スイッチ14とスイッチ34とスイッチ33とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0049】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//R1)となり、出力インピーダンスZOは、ZO=R1//R3//R1となり、減衰量A4は、A4=A3×(R3//R1)÷R1となる。
【0050】
以上のように、本発明の第1の実施の形態の減衰器によれば、制御回路10の制御により、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのk(kは2以上であってn(n=4)以下)番目の節点に接続される第1のスイッチ手段がオン状態となるとき、2番目からk番目までの節点に接続される第2のスイッチ手段がオン状態となるようにするので、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14のうちの1つが順次オン状態に切替わるにしたがって、一定の減衰率(R3//R1)÷R1で入力信号を減衰させることができ、しかも、減衰量を変化させても入力インピーダンス及び出力インピーダンスが一定であるため、前段及び後段に接続されるフィルタ装置のフィルタ回路時定数に全く影響を与えることがなく、減衰器の通過信号の位相が全く変動しない、という効果が得られる。
【0051】
なお、図1に示す本発明の第1の実施の形態の減衰器は、n=4の場合の構成であるが、以上の説明から、nを5以上の任意の自然数に変更することは極めて容易であり、nが1増える毎に一定減衰率(R3//R1)÷R1の減衰ステップを1増やすことができる。
【0052】
また、図1に示す本発明の第1の実施の形態の減衰器は、スイッチ31及び論理和ゲート10aを備えているので、制御端子6、制御端子7、制御端子8及び制御端子9に論理Lレベルが与えられるとき、全てのスイッチがオフ状態となって、入力インピーダンスZIが無限大、出力インピーダンスがR1となるようにしているが、この状態が必要なければ、スイッチ31及び論理和ゲート10aを省略してもよく、第4の抵抗手段としての抵抗41が1番目の節点N1と基準端子4との間に接続されるようにすればよい。
【0053】
さらに、図1に示す本発明の第1の実施の形態の減衰器における全てのスイッチは、ゲート端子によってソースドレイン路がオンオフ制御されるMOSトランジスタによる半導体アナログスイッチで構成してもよいし、半導体リレーで構成してもよいし、機械式接点を有する継電器とすることもできる。
【0054】
次に、図4は、本発明の第2の実施の形態の減衰器の構成図である。図4に示す本発明の第2の実施の形態の減衰器は、任意のn(nは2以上の自然数)段構成のラダー抵抗型の減衰器とすることができるのであるが、ここでは、n=4の場合の構成について説明する。
【0055】
図4に示すように、本発明の第2の実施の形態の減衰器は、抵抗1aと、抵抗2aと、入力端子3と、基準端子4と、出力端子5と、制御端子6、制御端子7、制御端子8及び制御端子9と、制御回路10と、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14と、n(n=4)−1個の抵抗21、抵抗22及び抵抗23と、スイッチ31と、n(n=4)−1個のスイッチ32、スイッチ33及びスイッチ34と、抵抗41と、n(n=4)−1個の抵抗42、抵抗43及び抵抗44と、n(n=4)個の節点N1、節点N2、節点N3及び節点N4と、を備え、さらに制御回路10が、4入力の論理和ゲート10aと、3入力の論理和ゲート10bと、2入力の論理和ゲート10cと、を備える。
【0056】
n(n=4)個の第1のスイッチ手段としてのスイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの一端が、出力端子5に接続され、スイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの他端がn(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちの1番目からn(n=4)番目までの節点に1対1に対応して接続される。
【0057】
即ち、スイッチ11の他端が1番目の節点N1に接続され、スイッチ12の他端が2番目の節点N2に接続され、スイッチ13の他端が3番目の節点N3に接続され、スイッチ14の他端が4番目の節点N4に接続される。
【0058】
n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点とm+1番目の節点との間に1個ずつ接続される。
【0059】
即ち、抵抗21が、1番目の節点N1と2番目の節点N2との間に接続され、抵抗22が、2番目の節点N2と3番目の節点N3との間に接続され、抵抗23が、3番目の節点N3と4番目の節点N4との間に接続される。
【0060】
n(n=4)−1個の第2のスイッチ手段としてのスイッチ32、スイッチ33及びスイッチ34のそれぞれの一端が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちの2番目からn(n=4)番目までの節点に1対1に対応して接続される。
【0061】
即ち、スイッチ32の一端が、2番目の節点N2に接続され、スイッチ33の一端が、3番目の節点N3に接続され、スイッチ34の一端が、4番目の節点N4に接続される。
【0062】
n(n=4)−1個の第3の抵抗手段としての抵抗42、抵抗43及び抵抗44のそれぞれの一端が、基準端子4に接続され、抵抗42、抵抗43及び抵抗44のそれぞれの他端が、スイッチ32、スイッチ33及びスイッチ34の他端に1対1に対応して接続される。
【0063】
即ち、抵抗42の他端が、スイッチ32の他端に接続され、抵抗43の他端が、スイッチ33の他端に接続され、抵抗44の他端が、スイッチ34の他端に接続される。
【0064】
第1の抵抗手段としての抵抗1aが、入力端子3と1番目の節点N1との間に接続される。
【0065】
第4の抵抗手段としての抵抗41が、スイッチ31を介して、1番目の節点N1と基準端子4との間に接続される。
【0066】
第5の抵抗手段としての抵抗2aが、出力端子5と基準端子4との間に接続される。
【0067】
なお、各抵抗値については、第1の抵抗手段である抵抗1aの抵抗値と第5の抵抗手段である抵抗2aの抵抗値とを等しくR1とし、第2の抵抗手段である抵抗21、抵抗22及び抵抗23の各抵抗値を等しくR2とし、第3の抵抗手段である抵抗42、抵抗43及び抵抗44の各抵抗値と第4の抵抗手段である抵抗41の抵抗値とを等しくR3として、第4の抵抗手段である抵抗41及び第5の抵抗手段である抵抗2aの並列抵抗値R3//R1と第2の抵抗手段である抵抗21の抵抗値R2との和が、第5の抵抗手段である抵抗2aの抵抗値R1と等しくなるように設定される。
【0068】
即ち、R1=R2+(R3//R1)の関係が備えられている。
【0069】
なお、記号//は、並列抵抗値の演算子を意味し、例えば上記R3//R1は、(R3×R1)÷(R3+R1)と等価とする。
【0070】
制御回路10が、スイッチ11、スイッチ12、スイッチ13及びスイッチ14と、スイッチ32、スイッチ33及びスイッチ34と、スイッチ31とをオンオフ制御する。
【0071】
即ち、スイッチ11が、外部より制御端子6に論理Hレベルが与えられるときオン状態に制御され、制御端子6に論理Lレベルが与えられるときオフ状態に制御され、スイッチ12が、外部より制御端子7に論理Hレベルが与えられるときオン状態に制御され、制御端子7に論理Lレベルが与えられるときオフ状態に制御され、スイッチ13が、外部より制御端子8に論理Hレベルが与えられるときオン状態に制御され、制御端子8に論理Lレベルが与えられるときオフ状態に制御され、スイッチ14が、外部より制御端子9に論理Hレベルが与えられるときオン状態に制御され、制御端子9に論理Lレベルが与えられるときオフ状態に制御される。
【0072】
また、論理和ゲート10aの第1入力端が、制御端子6に接続され、論理和ゲート10aの第2入力端が、制御端子7に接続され、論理和ゲート10aの第3入力端が、制御端子8に接続され、論理和ゲート10aの第4入力端が、制御端子9に接続され、論理和ゲート10bの第1入力端が、制御端子7に接続され、論理和ゲート10bの第2入力端が、制御端子8に接続され、論理和ゲート10bの第3入力端が、制御端子9に接続され、論理和ゲート10cの第1入力端が、制御端子8に接続され、論理和ゲート10cの第2入力端が、制御端子9に接続される。
【0073】
そして、スイッチ31が、論理和ゲート10aの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10aの出力が論理Lレベルのときオフ状態に制御され、スイッチ32が、論理和ゲート10bの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10bの出力が論理Lレベルのときオフ状態に制御され、スイッチ33が、論理和ゲート10cの出力が論理Hレベルのときオン状態に制御され、論理和ゲート10cの出力が論理Lレベルのときオフ状態に制御され、スイッチ34が、制御端子9に論理Hレベルが与えられるときオン状態に制御され、制御端子9に論理Lレベルが与えられるときオフ状態に制御される。
【0074】
次に、動作について説明する。本発明の第2の実施の形態の減衰器は、制御端子6、制御端子7、制御端子8及び制御端子9に論理Hレベル或いは論理Lレベルの制御信号を入力することにより、基準端子4の電位(例えば接地電位)に対して入力端子3に与えられる入力信号電圧を所定の減衰量で減衰して出力端子5に出力する。
【0075】
先ず、制御端子6に論理Hレベルが与えられ、制御端子7、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ11とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0076】
このときの等価回路は、図1に示す本発明の第1の実施の形態の減衰器と同様に、図2において抵抗1を抵抗1aに置き換え、抵抗2を抵抗2aに置き換えた構成となり、入力端子3と基準端子4との間について本減衰器内部を見たときの入力インピーダンスZIは、ZI=R1+(R3//R1)となる。
【0077】
一方、出力端子5と基準端子4との間について本減衰器内部を見たときの出力インピーダンスZOは、入力端子3と基準端子4との間に接続される図示されていない前段装置の出力インピーダンスを0とすれば、ZO=R1//R3//R1となる。
【0078】
また、基準端子4の電位を基準とした入力端子3の電圧と出力端子5の電圧との比である減衰量A1は、A1=(R3//R1)÷(R1+(R3//R1))となる。
【0079】
次に、制御端子7に論理Hレベルが与えられ、制御端子6、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ12とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0080】
このときの等価回路は、図1に示す本発明の第1の実施の形態の減衰器と同様に、図3において抵抗1を抵抗1aに置き換え、抵抗2を抵抗2aに置き換え、抵抗41を抵抗42に置き換え、抵抗42を抵抗41に置き換えた構成となり、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//(R2+(R3//R1)))=R1+(R3//R1)となり、出力インピーダンスZOは、R1=R2+(R3//R1)の関係により、ZO=R1//R3//(R2+(R3//R1))=R1//R3//R1となる。
【0081】
また、減衰量A2は、R1=R2+(R3//R1)の関係により、A2=(R3//(R2+(R3//R1)))÷(R1+(R3//(R2+(R3//R1))))×(R3//R1)÷(R2+(R3//R1))=(R3//R1)÷(R1+(R3//R1))×(R3//R1)÷R1=A1×(R3//R1)÷R1となる。
【0082】
次に、制御端子8に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子9に論理Lレベルが与えられると、スイッチ13とスイッチ33とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0083】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//R1)となり、出力インピーダンスZOは、ZO=R1//R3//R1となり、減衰量A3は、A3=A2×(R3//R1)÷R1となる。
【0084】
次に、制御端子9に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子8に論理Lレベルが与えられると、スイッチ14とスイッチ34とスイッチ33とスイッチ32とスイッチ31とがオン状態となり、他のスイッチが全てオフ状態となる。
【0085】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R3//R1)となり、出力インピーダンスZOは、ZO=R1//R3//R1となり、減衰量A4は、A4=A3×(R3//R1)÷R1となる。
【0086】
以上のように、本発明の第2の実施の形態の減衰器によれば、制御回路10の制御により、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのk(kは2以上であってn(n=4)以下)番目の節点に接続される第1のスイッチ手段がオン状態となるとき、2番目からk番目までの節点に接続される第2のスイッチ手段がオン状態となるようにするので、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14のうちの1つが順次オン状態に切替わるにしたがって、一定の減衰率(R3//R1)÷R1で入力信号を減衰させることができ、しかも、減衰量を変化させても入力インピーダンス及び出力インピーダンスが一定であるため、前段及び後段に接続されるフィルタ装置のフィルタ回路時定数に全く影響を与えることがなく、減衰器の通過信号の位相が全く変動しない、という効果が得られる。
【0087】
なお、図4に示す本発明の第2の実施の形態の減衰器は、n=4の場合の構成であるが、以上の説明から、nを5以上の任意の自然数に変更することは極めて容易であり、nが1増える毎に一定減衰率(R3//R1)÷R1の減衰ステップを1増やすことができる。
【0088】
また、図4に示す本発明の第2の実施の形態の減衰器は、スイッチ31及び論理和ゲート10aを備えているので、制御端子6、制御端子7、制御端子8及び制御端子9に論理Lレベルが与えられるとき、全てのスイッチがオフ状態となって、入力インピーダンスZIが無限大、出力インピーダンスがR1となるようにしているが、この状態が必要なければ、スイッチ31及び論理和ゲート10aを省略してもよく、第4の抵抗手段としての抵抗41が1番目の節点N1と基準端子4との間に接続されるようにすればよい。
【0089】
さらに、図4に示す本発明の第2の実施の形態の減衰器における全てのスイッチは、ゲート端子によってソースドレイン路がオンオフ制御されるMOSトランジスタによる半導体アナログスイッチで構成してもよいし、半導体リレーで構成してもよいし、機械式接点を有する継電器とすることもできる。
【0090】
次に、図5は、本発明の第3の実施の形態の減衰器の構成図である。図5に示す本発明の第3の実施の形態の減衰器の構成と、図1に示す本発明の第1の実施の形態の減衰器の構成との相違部分は、図1に示す本発明の第1の実施の形態の減衰器の構成における、n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点とm+1番目の節点との間に1個ずつ接続される部分を、図5に示す本発明の第3の実施の形態の減衰器の構成では、n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23、及びn(n=4)−1個の第3のスイッチ手段としてのスイッチ51、スイッチ52及びスイッチ53が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であって前記n−1以下)番目の節点とm+1番目の節点との間にそれぞれ1個ずつが直列となって接続されるように変更した部分、即ち、抵抗21及びスイッチ51が直列となって、1番目の節点N1と2番目の節点N2との間に接続され、抵抗22及びスイッチ52が直列となって、2番目の節点N2と3番目の節点N3との間に接続され、抵抗23及びスイッチ53が直列となって、3番目の節点N3と4番目の節点N4との間に接続されるように変更した部分と、これにともない、図1に示す本発明の第1の実施の形態の減衰器の構成における制御回路10を、図5に示す本発明の第3の実施の形態の減衰器の構成では、インバータ61、インバータ62及びインバータ63を追加した制御回路10dに変更した部分と、のみであり、他の構成部分は同一であるため、図5に示す本発明の第3の実施の形態の減衰器と図1に示す本発明の第1の実施の形態の減衰器との同一構成部分には同一符号を付してその説明を省略する。
【0091】
図5に示すように、制御回路10dが、インバータ61、インバータ62及びインバータ63を備え、インバータ61の入力端が制御端子6に接続され、インバータ62の入力端が制御端子7に接続され、インバータ63の入力端が制御端子8に接続される。
【0092】
そして、スイッチ51が、インバータ61の出力が論理Hレベルのときオン状態に制御され、インバータ61の出力が論理Lレベルのときオフ状態に制御され、スイッチ52が、インバータ62の出力が論理Hレベルのときオン状態に制御され、インバータ62の出力が論理Lレベルのときオフ状態に制御され、スイッチ53が、インバータ63の出力が論理Hレベルのときオン状態に制御され、インバータ63の出力が論理Lレベルのときオフ状態に制御される。
【0093】
以上のように、本発明の第3の実施の形態の減衰器によれば、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点に接続される第1のスイッチ手段がオン状態となるとき、m番目の節点とm+1番目の節点との間に接続される第3のスイッチ手段がオフ状態となるようにするので、本発明の減衰器を半導体集積回路として形成する場合に、オン状態となる第1のスイッチ手段に接続された減衰に寄与しない素子(例えば、スイッチ12がオン状態のときの抵抗22及び抵抗23)の半導体基板に対する寄生容量を遮断することができ、図1に示す本発明の第1の実施の形態の減衰器に比べ、減衰器の通過信号の位相がより変動しない、という効果が得られる。
【0094】
次に、図6は、本発明の第4の実施の形態の減衰器の構成図である。図6に示す本発明の第4の実施の形態の減衰器の構成と、図4に示す本発明の第2の実施の形態の減衰器の構成との相違部分は、図4に示す本発明の第2の実施の形態の減衰器の構成における、n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点とm+1番目の節点との間に1個ずつ接続される部分を、図6に示す本発明の第4の実施の形態の減衰器の構成では、n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23、及びn(n=4)−1個の第3のスイッチ手段としてのスイッチ51、スイッチ52及びスイッチ53が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であって前記n−1以下)番目の節点とm+1番目の節点との間にそれぞれ1個ずつが直列となって接続されるように変更した部分、即ち、抵抗21及びスイッチ51が直列となって、1番目の節点N1と2番目の節点N2との間に接続され、抵抗22及びスイッチ52が直列となって、2番目の節点N2と3番目の節点N3との間に接続され、抵抗23及びスイッチ53が直列となって、3番目の節点N3と4番目の節点N4との間に接続されるように変更した部分と、これにともない、図4に示す本発明の第2の実施の形態の減衰器の構成における制御回路10を、図6に示す本発明の第4の実施の形態の減衰器の構成では、インバータ61、インバータ62及びインバータ63を追加した制御回路10dに変更した部分と、のみであり、他の構成部分は同一であるため、図6に示す本発明の第4の実施の形態の減衰器と図4に示す本発明の第2の実施の形態の減衰器との同一構成部分には同一符号を付してその説明を省略する。
【0095】
図6に示すように、制御回路10dが、インバータ61、インバータ62及びインバータ63を備え、インバータ61の入力端が制御端子6に接続され、インバータ62の入力端が制御端子7に接続され、インバータ63の入力端が制御端子8に接続される。
【0096】
そして、スイッチ51が、インバータ61の出力が論理Hレベルのときオン状態に制御され、インバータ61の出力が論理Lレベルのときオフ状態に制御され、スイッチ52が、インバータ62の出力が論理Hレベルのときオン状態に制御され、インバータ62の出力が論理Lレベルのときオフ状態に制御され、スイッチ53が、インバータ63の出力が論理Hレベルのときオン状態に制御され、インバータ63の出力が論理Lレベルのときオフ状態に制御される。
【0097】
以上のように、本発明の第4の実施の形態の減衰器によれば、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点に接続される第1のスイッチ手段がオン状態となるとき、m番目の節点とm+1番目の節点との間に接続される第3のスイッチ手段がオフ状態となるようにするので、本発明の減衰器を半導体集積回路として形成する場合に、オン状態となる第1のスイッチ手段に接続された減衰に寄与しない素子(例えば、スイッチ12がオン状態のときの抵抗22及び抵抗23)の半導体基板に対する寄生容量を遮断することができ、図4に示す本発明の第2の実施の形態の減衰器に比べ、減衰器の通過信号の位相がより変動しない、という効果が得られる。
【0098】
次に、図7は、本発明の第5の実施の形態の減衰器の構成図である。図7に示す本発明の第5の実施の形態の減衰器は、任意のn(nは2以上の自然数)段構成のラダー抵抗型の減衰器とすることができるのであるが、ここでは、n=4の場合の構成について説明する。
【0099】
図7に示すように、本発明の第5の実施の形態の減衰器は、抵抗1と、抵抗2と、抵抗2bと、入力端子3と、基準端子4と、出力端子5と、制御端子6、制御端子7、制御端子8及び制御端子9と、制御回路10eと、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14と、n(n=4)−1個の抵抗21、抵抗22及び抵抗23と、n(n=4)個のスイッチ71、スイッチ72、スイッチ73及びスイッチ74と、n(n=4)個の抵抗41、抵抗42、抵抗43及び抵抗44と、n(n=4)個の節点N1、節点N2、節点N3及び節点N4と、を備え、さらに制御回路10eが、インバータ81、インバータ82、インバータ83及びインバータ84を備える。
【0100】
第1の抵抗手段としての抵抗1の一端が、入力端子3に接続される。
【0101】
n(n=4)個の第1のスイッチ手段としてのスイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの一端が、抵抗1の他端に接続され、スイッチ11、スイッチ12、スイッチ13及びスイッチ14のそれぞれの他端がn(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちの1番目からn(n=4)番目までの節点に1対1に対応して接続される。
【0102】
即ち、スイッチ11の他端が1番目の節点N1に接続され、スイッチ12の他端が2番目の節点N2に接続され、スイッチ13の他端が3番目の節点N3に接続され、スイッチ14の他端が4番目の節点N4に接続される。
【0103】
n(n=4)−1個の第2の抵抗手段としての抵抗21、抵抗22及び抵抗23が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのm(mは1以上であってn(n=4)−1以下)番目の節点とm+1番目の節点との間に1個ずつ接続される。
【0104】
即ち、抵抗21が、1番目の節点N1と2番目の節点N2との間に接続され、抵抗22が、2番目の節点N2と3番目の節点N3との間に接続され、抵抗23が、3番目の節点N3と4番目の節点N4との間に接続される。
【0105】
n(n=4)個の第2のスイッチ手段としてのスイッチ71、スイッチ72、スイッチ73及びスイッチ74のそれぞれの一端が、n(n=4)個の節点N1、節点N2、節点N3及び節点N4に1対1に対応して接続される。
【0106】
即ち、スイッチ71の一端が、1番目の節点N1に接続され、スイッチ72の一端が、2番目の節点N2に接続され、スイッチ73の一端が、3番目の節点N3に接続され、スイッチ74の一端が、4番目の節点N4に接続される。
【0107】
n(n=4)個の第3の抵抗手段としての抵抗41、抵抗42、抵抗43及び抵抗44のそれぞれの一端が、基準端子4に接続され、抵抗41、抵抗42、抵抗43及び抵抗44のそれぞれの他端が、スイッチ71、スイッチ72、スイッチ73及びスイッチ74の他端に1対1に対応して接続される。
【0108】
即ち、抵抗41の他端が、スイッチ71の他端に接続され、抵抗42の他端が、スイッチ72の他端に接続され、抵抗43の他端が、スイッチ73の他端に接続され、抵抗44の他端が、スイッチ74の他端に接続される。
【0109】
出力端子5が、1番目の節点N1に接続される。
【0110】
第4の抵抗手段としての抵抗2bが、n(n=4)番目の節点N4と基準端子4との間に接続される。
【0111】
第5の抵抗手段としての抵抗2が、1番目の節点N1と基準端子4との間に接続される。
【0112】
なお、各抵抗値については、第1の抵抗手段である抵抗1の抵抗値と第4の抵抗手段である抵抗2bの抵抗値と第5の抵抗手段である抵抗2の抵抗値とを等しくR1とし、第2の抵抗手段である抵抗21、抵抗22及び抵抗23の各抵抗値を等しくR2とし、第3の抵抗手段である抵抗41、抵抗42、抵抗43及び抵抗44の各抵抗値を等しくR3として、第3の抵抗手段である抵抗41及び第5の抵抗手段である抵抗2の並列抵抗値R3//R1と第2の抵抗手段である抵抗21の抵抗値R2との和が、第5の抵抗手段である抵抗2の抵抗値R1と等しくなるように設定される。
【0113】
即ち、R1=R2+(R3//R1)の関係が備えられている。
【0114】
制御回路10eが、スイッチ11、スイッチ12、スイッチ13及びスイッチ14と、スイッチ71、スイッチ72、スイッチ73及びスイッチ74をオンオフ制御する。
【0115】
即ち、スイッチ11が、外部より制御端子6に論理Hレベルが与えられるときオン状態に制御され、制御端子6に論理Lレベルが与えられるときオフ状態に制御され、スイッチ12が、外部より制御端子7に論理Hレベルが与えられるときオン状態に制御され、制御端子7に論理Lレベルが与えられるときオフ状態に制御され、スイッチ13が、外部より制御端子8に論理Hレベルが与えられるときオン状態に制御され、制御端子8に論理Lレベルが与えられるときオフ状態に制御され、スイッチ14が、外部より制御端子9に論理Hレベルが与えられるときオン状態に制御され、制御端子9に論理Lレベルが与えられるときオフ状態に制御される。
【0116】
また、インバータ81の入力端が、制御端子6に接続され、インバータ82の入力端が、制御端子7に接続され、インバータ83の入力端が、制御端子8に接続され、インバータ84の入力端が、制御端子9に接続される。
【0117】
そして、スイッチ71が、インバータ81の出力が論理Hレベルのときオン状態に制御され、インバータ81の出力が論理Lレベルのときオフ状態に制御され、スイッチ72が、インバータ82の出力が論理Hレベルのときオン状態に制御され、インバータ82の出力が論理Lレベルのときオフ状態に制御され、スイッチ73が、インバータ83の出力が論理Hレベルのときオン状態に制御され、インバータ83の出力が論理Lレベルのときオフ状態に制御され、スイッチ74が、インバータ84の出力が論理Hレベルのときオン状態に制御され、インバータ84の出力が論理Lレベルのときオフ状態に制御される。
【0118】
次に、動作について説明する。本発明の第5の実施の形態の減衰器は、制御端子6、制御端子7、制御端子8及び制御端子9に論理Hレベル或いは論理Lレベルの制御信号を入力することにより、基準端子4の電位(例えば接地電位)に対して入力端子3に与えられる入力信号電圧を所定の減衰量で減衰して出力端子5に出力する。
【0119】
先ず、制御端子6に論理Hレベルが与えられ、制御端子7、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ11とスイッチ72とスイッチ73とスイッチ74とがオン状態となり、他のスイッチが全てオフ状態となる。
【0120】
このとき、節点N1から節点N2側を見たインピーダンスが、R1=R2+(R3//R1)の関係によりR1となって、抵抗2の抵抗値R1と並列になるので、入力端子3と基準端子4との間について本減衰器内部を見たときの入力インピーダンスZIは、ZI=R1+(R1//R1)となる。
【0121】
また、基準端子4の電位を基準とした入力端子3の電圧と出力端子5の電圧との比である減衰量A1は、A1=(R1//R1)÷(R1+(R1//R1))となる。
【0122】
次に、制御端子7に論理Hレベルが与えられ、制御端子6、制御端子8及び制御端子9に論理Lレベルが与えられると、スイッチ12とスイッチ71とスイッチ73とスイッチ74とがオン状態となり、他のスイッチが全てオフ状態となる。
【0123】
このとき、節点N2から節点N3側を見たインピーダンスが、R1=R2+(R3//R1)の関係によりR1となり、節点N2から節点N1側を見たインピーダンスも、R1=R2+(R3//R1)の関係によりR1となるので、入力インピーダンスZIは、ZI=R1+(R1//R1)となる。
【0124】
また、減衰量A2は、R1=R2+(R3//R1)の関係により、A2=(R1//R1)÷(R1+(R1//R1))×(R3//R1)÷(R2+(R3//R1))=A1×(R3//R1)÷R1となる。
【0125】
次に、制御端子8に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子9に論理Lレベルが与えられると、スイッチ13とスイッチ71とスイッチ72とスイッチ74とがオン状態となり、他のスイッチが全てオフ状態となる。
【0126】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R1//R1)となり、減衰量A3は、A3=A2×(R3//R1)÷R1となる。
【0127】
次に、制御端子9に論理Hレベルが与えられ、制御端子6、制御端子7及び制御端子8に論理Lレベルが与えられると、スイッチ14とスイッチ71とスイッチ72とスイッチ73とがオン状態となり、他のスイッチが全てオフ状態となる。
【0128】
同様に、R1=R2+(R3//R1)の関係により、入力インピーダンスZIは、ZI=R1+(R1//R1)となり、減衰量A4は、A4=A3×(R3//R1)÷R1となる。
【0129】
以上のように、本発明の第5の実施の形態の減衰器によれば、n(n=4)個の節点N1、節点N2、節点N3及び節点N4のうちのp(pは1以上であってn(n=4)以下)番目の節点に接続される第1のスイッチ手段がオン状態となるとき、p番目の節点に接続される第2のスイッチ手段がオフ状態となるようにするので、n(n=4)個のスイッチ11、スイッチ12、スイッチ13及びスイッチ14のうちの1つが順次オン状態に切替わるにしたがって、一定の減衰率(R3//R1)÷R1で入力信号を減衰させることができ、しかも、減衰量を変化させても入力インピーダンスが一定であるため、前段に接続されるフィルタ装置のフィルタ回路時定数に全く影響を与えることがなく、減衰器の通過信号の位相が全く変動しない、という効果が得られる。
【0130】
なお、図7に示す本発明の第5の実施の形態の減衰器は、n=4の場合の構成であるが、以上の説明から、nを5以上の任意の自然数に変更することは極めて容易であり、nが1増える毎に一定減衰率(R3//R1)÷R1の減衰ステップを1増やすことができる。
【0131】
また、図7に示す本発明の第5の実施の形態の減衰器における全てのスイッチは、ゲート端子によってソースドレイン路がオンオフ制御されるMOSトランジスタによる半導体アナログスイッチで構成してもよいし、半導体リレーで構成してもよいし、機械式接点を有する継電器とすることもできる。
【0132】
【発明の効果】
本発明による効果は、外部からの制御信号により減衰率を可変するときであっても入力インピーダンスが一定となる減衰器を実現できることである。
【0133】
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の減衰器の構成図である。
【図2】本発明の第1の実施の形態の減衰器の動作説明図である。
【図3】本発明の第1の実施の形態の減衰器の動作説明図である。
【図4】本発明の第2の実施の形態の減衰器の構成図である。
【図5】本発明の第3の実施の形態の減衰器の構成図である。
【図6】本発明の第4の実施の形態の減衰器の構成図である。
【図7】本発明の第5の実施の形態の減衰器の構成図である。
【図8】従来例の減衰器の構成図である。
【符号の説明】
1、1a、2、2a、2b 抵抗
3 入力端子
4 基準端子
5 出力端子
6、7、8、9 制御端子
10、10d、10e 制御回路
10a、10b、10c 論理和ゲート
11、12、13、14 スイッチ
21、22、23 抵抗
31、32、33、34 スイッチ
41、42、43、44 抵抗
51、52、53 スイッチ
61、62、63 インバータ
71、72、73、74 スイッチ
81、82、83、84 インバータ
101、102、109、110、111 抵抗
103 入力端子
104 基準端子
105 出力端子
106、107、108 制御端子
112、113、114 スイッチ
N1、N2、N3、N4 節点
Claims (8)
- 入力端子と、
基準端子と、
n(nは2以上の自然数)個の節点と、
一端が前記入力端子に接続される第1の抵抗手段と、
それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、
前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、
それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、
それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、
前記1番目の前記節点に接続される出力端子と、
前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、
前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、
前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、
を備え、
前記第1の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、
前記第3の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値とが等しく、
前記第4の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいこと、
および、
前記制御手段が、前記入力端子と前記基準端子との間の入力インピーダンスが、実質的に、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第5の抵抗手段の抵抗値との和に等しくなるように前記第1および第2のスイッチ手段をオンオフ制御すること、
を特徴とする減衰器。 - 入力端子と、
出力端子と、
基準端子と、n(nは2以上の自然数)個の節点と、
それぞれの一端が前記出力端子に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、
前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、
それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、
それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、
前記入力端子と前記1番目の前記節点との間に接続される第1の抵抗手段と、
前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、
前記出力端子と前記基準端子との間に接続される第5の抵抗手段と、
前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、
を備え、
前記第1の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、
前記第3の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値とが等しく、
前記第4の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいこと、
および、
前記制御手段が、
前記入力端子と前記基準端子との間の入力インピーダンスが、実質的に、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第5の抵抗手段の抵抗値との和に等しくなるように前記第1および第2のスイッチ手段をオンオフ制御すること、
ることを特徴とする減衰器。 - 入力端子と、
基準端子と、
n(nは2以上の自然数)個の節点と、
一端が前記入力端子に接続される第1の抵抗手段と、
それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、
前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間にそれぞれ1個ずつが直列となって接続される前記n−1個の第2の抵抗手段及び前記n−1個の第3のスイッチ手段と、
それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、
前記1番目の前記節点に接続される出力端子と、
前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、
前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、
前記第1のスイッチ手段、前記第2のスイッチ手段及び前記第3のスイッチ手段をオンオフ制御する制御手段と、
を備え、
前記第1の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、
前記第3の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値とが等しく、
前記第4の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいこと、
および、
前記制御手段が、
前記入力端子と前記基準端子との間の入力インピーダンスが、実質的に、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第5の抵抗手段の抵抗値との和に等しくなるように前記第1、第2及び第3のスイッチ手段をオンオフ制御すること、
ることを特徴とする減衰器。 - 入力端子と、
出力端子と、
基準端子と、
n(nは2以上の自然数)個の節点と、
それぞれの一端が前記出力端子に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、
前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間にそれぞれ1個ずつが直列となって接続される前記n−1個の第2の抵抗手段及び前記n−1個の第3のスイッチ手段と、
それぞれの一端が前記n個の前記節点のうちの2番目から前記n番目までの前記節点に1対1に対応して接続される前記n−1個の第2のスイッチ手段と、
それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n−1個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n−1個の第3の抵抗手段と、
前記入力端子と前記1番目の前記節点との間に接続される第1の抵抗手段と、
前記1番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、
前記出力端子と前記基準端子との間に接続される第5の抵抗手段と、
前記第1のスイッチ手段、前記第2のスイッチ手段及び前記第3のスイッチ手段をオンオフ制御する制御手段と、
を備え、
前記第1の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、
前記第3の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値とが等しく、
前記第4の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいこと、
および、
前記制御手段が、
前記入力端子と前記基準端子との間の入力インピーダンスが、実質的に、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第5の抵抗手段の抵抗値との和に等しくなるように前記第1、第2及び第3のスイッチ手段をオンオフ制御すること、
ることを特徴とする減衰器。 - 前記m番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記m番目の前記節点と前記m+1番目の前記節点との間に接続される前記第3のスイッチ手段がオフ状態となることを特徴とする請求項3又は請求項4記載の減衰器。
- 前記n個の前記節点のうちのk(kは2以上であって前記n以下)番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記2番目から前記k番目までの前記節点に接続される前記第2のスイッチ手段がオン状態となることを特徴とする請求項1から請求項5までの何れか1項記載の減衰器。
- 入力端子と、
基準端子と、
n(nは2以上の自然数)個の節点と、
一端が前記入力端子に接続される第1の抵抗手段と、
それぞれの一端が前記第1の抵抗手段の他端に接続され、それぞれの他端が前記n個の前記節点のうちの1番目から前記n番目までの前記節点に1対1に対応して接続される前記n個の第1のスイッチ手段と、
前記n個の前記節点のうちのm(mは1以上であって前記n−1以下)番目の前記節点と前記m+1番目の前記節点との間に1個ずつ接続される前記n−1個の第2の抵抗手段と、
それぞれの一端が前記n個の前記節点に1対1に対応して接続される前記n個の第2のスイッチ手段と、
それぞれの一端が前記基準端子に接続され、それぞれの他端が前記n個の前記第2のスイッチ手段の他端に1対1に対応して接続される前記n個の第3の抵抗手段と、
前記1番目の前記節点に接続される出力端子と、
前記n番目の前記節点と前記基準端子との間に接続される第4の抵抗手段と、
前記1番目の前記節点と前記基準端子との間に接続される第5の抵抗手段と、
前記第1のスイッチ手段及び前記第2のスイッチ手段をオンオフ制御する制御手段と、
を備え、
前記第1の抵抗手段の抵抗値と前記第4の抵抗手段の抵抗値と前記第5の抵抗手段の抵抗値とが等しく、前記第3の抵抗手段及び前記第5の抵抗手段の並列抵抗値と前記第2の抵抗手段の抵抗値との和が、前記第5の抵抗手段の抵抗値と等しいこと、
及び、
前記制御手段が、
前記入力端子と前記基準端子との間の入力インピーダンスが、実質的に、前記第5抵抗手段の抵抗値の1.5倍と等しくなるように前記第1及び第2のスイッチ手段をオンオフ制御すること、
を特徴とする減衰器。 - 前記n個の前記節点のうちのp(pは1以上であって前記n以下)番目の前記節点に接続される前記第1のスイッチ手段がオン状態となるとき、前記p番目の前記節点に接続される前記第2のスイッチ手段がオフ状態となることを特徴とする請求項7記載の減衰器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002004575A JP3847169B2 (ja) | 2002-01-11 | 2002-01-11 | 減衰器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002004575A JP3847169B2 (ja) | 2002-01-11 | 2002-01-11 | 減衰器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003209452A JP2003209452A (ja) | 2003-07-25 |
JP3847169B2 true JP3847169B2 (ja) | 2006-11-15 |
Family
ID=27643872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002004575A Expired - Fee Related JP3847169B2 (ja) | 2002-01-11 | 2002-01-11 | 減衰器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3847169B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6753665B2 (ja) * | 2015-12-03 | 2020-09-09 | ラピスセミコンダクタ株式会社 | 利得制御回路及び利得制御方法 |
WO2023228227A1 (ja) * | 2022-05-23 | 2023-11-30 | 三菱電機株式会社 | 可変減衰器 |
CN116667806A (zh) * | 2023-07-21 | 2023-08-29 | 中科海高(成都)电子技术有限公司 | 压控衰减器及系统 |
-
2002
- 2002-01-11 JP JP2002004575A patent/JP3847169B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003209452A (ja) | 2003-07-25 |
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RD01 | Notification of change of attorney |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
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