KR100189730B1 - 슈미트 트리거 회로 - Google Patents

Abstract

본 발명은 슈미트 트리거 회로에 관한 것으로 특히, 신호출력단에 걸리는 신호의 상태가 로우 상태이고 신호입력단에 걸리는 신호의 상태가 하이상태에서 로우상태로 변화될 때 제1PMOS 트랜지스터의 드레인과 제2PMOS 트랜지스터의 소스가 묶인 제1노드의 전위를 접지로 도통시켜 제2PMOS 트랜지스터의 드레인과 제1NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제2노드의 전압 상승을 억제하되 외부로부터 입력되는 제1제어신호에 의해 억제 시간이 가변되도록 하는 전압 상승억제 수단과 ; 신호출력단에 걸리는 신호의 상태가 하이상태이고 신호입력단에 걸리는 신호의 상태가 로우상태에서 하이상태로 변화될 때 제1NMOS 트랜지스터의 소스와 제2NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제3노드에 소정의 양전압이 걸리도록하여 제2노드에 걸려있던 전압의 감소를 억제하되 외부로부터 입력되는 제2제어신호에 의해 억제 시간이 가변되도록 하는 전압 감소 억제 수단을 포함하는 것을 특징으로 하는 슈미트 트리거 회로를 제공하면, 입력 파형의 잡음 정도에 따라 히스테리시스 곡선의 간격을 조절하여 사용할 수 있으므로 회로의 잡음(NOISE)제거에 뛰어난 효과를 볼 수 있으며 제거되는 잡음의 폭이 고정되지 않기 때문에 회로 설계시에 에러나 재설계의 가능성을 줄일 수 있어 비용 절감과 계발 기간 단축에 매우 유용하다.

Description

슈미트 트리거 회로

제1도는 통상적인 슈미트 트리거 회로의 구성 예시도

제2도는 제1도의 구성을 MOS 트랜지스터로 표현한 예시도

제3도는 제1도의 구성과 다른 슈미트 트리거 회로의 구성 예시도

제4도는 종래 슈미트 트리거 회로의 동작특성을 나타내는 히스테리시스 곡선 예시도

제5도는 본 발명에 따른 슈미트 트리거 회로의 구성 예시도

제6도는 제5도에 도시된 구성의 변형예

제7도는 본 발명에 따른 슈미트 트리거 회로의 동작특성을 나타내는 히스테리시스 곡선 예시도

본 발명은 슈미트 트리거 회로에 관한 것으로 특히, 콘트롤 신호의 값에 의해 히스테리시스 간격의 조절이 가능하도록 한 슈미트 트리거 회로에 관한 것이다.

일반적으로, 종래의 슈미트 트리거 회로는 첨부한 제1도에 도시되어 있는 바와같이, 세 개의 인버터(I1, I2, I3)로 구성되어 있는데, 제1인버터(I1)의 출력이 제2인버터(I2)의 입력으로 제공되고, 제2인버터(I2)의 출력이 제3인버터(I3)의 입력으로 제공된다. 이때, 제3인버터(I3)의 출력이 제2인버터(I2)의 입력으로 귀환 연결되어 있다.

제1도의 구성을 모스 트랜지스터로 구현한 예가 첨부한 제2도에 도시되어 있다.

상술한 바와같이 구성되어 있는 종래 슈미트 트리거 회로의 동작 상태를 첨부한 제1도를 참조하여 설명하면, 제1인버터(I1)에 입력되는 신호가 논리 L(LOW) 상태의 신호로 인가되면 제1인버터(I1)의 출력은 논리 H(HIGH)가 되고, 제1인버터(I1)의 출력신호를 입력받아 반전시켜 출력하는 제2인버터(I2)의 출력신호는 논리 로우 상태의 신호가 된다.

또한, 제2인버터(I2)의 출력신호를 반전하여 출력하는 제3인버터(13)의 출력신호는 논리 하이 상태가 되는데, 그에따라 제1인버터(I1)와 제3인버터(13)의 출력신호는 모두 논리 하이상태를 유지하게 된다.

이때, 제1인버터(I1)의 입력단에 인가되는 신호가 논리 로우상태에서 논리 하이상태로 변하게 되면, 제1인버터(I1)와 제3인버터(I3)의 출력단이 묶여 있는 노드(A)에서는 제1인버터(I1)의 출력이 논리 로우로 되는 데 제3인버터(I3)의 출력은 아직까지 논리 하이상태를 유지하기 때문에 동일노드에 상반된 전압 레벨이 공존하는 현상이 발생된다. 그에따라, 제1인버터(I1)의 로직 레벨보다 더 높은 전압이 제1인버터(I1)에 입력되어야만 노드(A)의 전위가 로우상태로 전환된다.

마찬가지로, 제1인버터(I1)의 입력신호가 처음에 논리 하이 상태에서 논리 로우상태로 변화되는 경우에 노드(A)가 논리 로우의 상태로 변환되려면, 제1인버터(I1)의 로직 레벨보다 더 낮은 전압이 제1인버터(I1)에 입력되어야만 노드(A)의 전위가 하이상태로 전환된다.

따라서, 제1도와 같이 구성된 회로에서는 입력되는 신호가 논리 로우 상태에서 논리 하이 상태로 변할 때나 또는 논리 하이 상태에서 논리 로우 상태로 변화하는 경우 입력신호에 대한 출력신호의 로직 레벨이 다르므로 인해 첨부한 제4도에서 보이는 바와 같이 히스테리시스 곡선을 나타내는 슈미트 트리거 회로가 된다.

슈미트 트리거 회로를 구현하는 방식으로 상술한 제1도의 구성방법과 다른 구성 실시예는 첨부한 제3도에 도시되어 있는 바와같이, 게이트 단자가 신호 입력단에 공통으로 묶여 있는 제1, 제2PMOS 트랜지스터(P11, P12)와, 역시 게이트 단자가 신호 입력단에 공통으로 묶여 있는 제1, 제2NMOS 트랜지스터(N11, N12)와 게이트 단자가 신호 출력단에 묶여 있으며 소스단자는 제1, 제2PMOS 트랜지스터(P11, P12)의 드레인/소스단에 연결되어 있는 제3PMOS 트랜지스터(P13) 및 게이트 단자가 신호 출력단에 묶여 있으며 소스단자는 제1, 제2NMOS 트랜지스터(N11, N12)의 드레인/소스단에 연결되어 있는 제3NMOS 트랜지스터(N13)로 구성되어 있다.

이와 같이, 구성된 종래의 다른 실시예에서도 제1도와 제2도를 참조하여 설명한 종래의 슈미트 트리거 회로와 같은 히스테리시스 곡선을 나타낸다.

다만, 제1도의 실시예와 제3도의 실시예는 입력신호와 출력신호의 위상이 서로 상반된다는 점만이 다르다.

이러한 슈미트 트리거 회로는 히스테리시스를 나타내는 특성으로 인해서 입력단자에 사인파나 삼각파등이 입력되었을 때 구형파로 출력을 해줌으로써, 회로동작의 정확도를 높이게 되고 또한 노이즈를 감쇄시켜 잡음에 강한 특징을 갖는다는 장점이 있다.

이때, 종래 슈미트 트리거 회로에서는, 히스테리시스 곡선 간격의 결정은 제1인버터(I1)와 제3인버터(I3)의 로직 레벨에 의하여 결정됨에 따라 한 번 결정이 되면 조절이 불가능하게 된다.

따라서, 현재 슈미트 트리거 회로를 사용하고 있는 시스템에서 히스테리시스 곡선 간격이 다른 임의의 신호를 얻고자 하는 경우 새로운 슈미트 트리거 회로로 교체하여 사용하거나, 여러개의 슈미트 트리거 회로를 구비한 후 필요한 히스테리시스 곡선 간격에 따라 선택적으로 사용하여야 함에따라 사용자가 불편함을 감수하거나 시스템의 생산단가가 상승하는 등의 문제점이 발생되었다.

상술한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 필요에 따라 발생시키는 콘트롤 신호의 값에 의해 히스테리시스 간격의 조절이 가능하도록 한 슈미트 트리거 회로를 제공하는데 있다.

상술한 목적을 달성하기 위한 본 발명의 특징은 제1, 2PMOS 트랜지스터의 게이트와 제1, 2NMOS 트랜지스터의 게이트에 공통으로 신호입력단이 접속되고, 상기 제1PMOS 트랜지스터의 소스는 구동전압 입력단에 연결되며 드레인은 제2PMOS 트랜지스터의 소스에 연결되어 있으며, 상기 제2NMOS 트랜지스터의 소스는 접지단에 연결되고 드레인은 제2NMOS 트랜지스터의 소스에 연결되어 있고, 상기 제2PMOS 트랜지스터의 드레인과 상기 제1NMOS 트랜지스터의 드레인이 신호출력단에 공통으로 접속되어 있는 구조를 구비하고 있는 슈미트 트리거 회로에 있어서 : 상기 신호출력단에 걸리는 신호의 상태가 로우 상태이고 상기 신호입력단에 걸리는 신호의 상태가 하이상태에서 로우상태로 변화될 때 상기 제1PMOS 트랜지스터의 드레인과 제2PMOS 트랜지스터의 소스가 묶인 제1노드의 전위를 접지로 도통시켜 상기 제2PMOS 트랜지스터의 드레인과 상기 제1NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제2노드의 전압 상승을 억제하되 외부로부터 입력되는 제어신호에 의해 억제 시간이 가변되도록 하는 전압 상승 억제 수단과 ; 상기 신호출력단에 걸리는 신호의 상태가 하이상태이고 상기 신호입력단에 걸리는 신호의 상태가 로우상태에서 하이상태로 변화될 때 제1NMOS 트랜지스터의 소스와 제2NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제3노드에 소정의 양전압이 걸리도록하여 제2노드에 걸려있던 전압의 감소를 억제하되 외부로부터 입력되는 제어신호에 의해 억제 시간이 가변되도록 하는 전압 감소 억제 수단을 포함하는데 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.

제5도는 본 발명에 따른 슈미트 트리거 회로의 구성 예시도로서, 제1, 제2PMOS 트랜지스터(PM1, PM2)의 게이트단자와 제1, 제2NMOS 트랜지스터(NM1, NM2)의 게이트 단자가 신호입력단에 공통으로 연결되어 있고, 제1PMOS 트랜지스터(PM1)의 소스 단자에는 구동전압(VCC)이 입력되며, 드레인 단자에는 제2PMOS 트랜지스터(PM2)의 소스단자가 연결되어 있다.

또한, 제2PMOS 트랜지스터(PM2)의 드레인 단자에는 제1NMOS 트랜지스터(NM1)의 드레인 단자와 공통으로 신호출력단에 연결되어 있고, 제2NMOS 트랜지스터(NM2)의 소스 단자는 접지에 연결되고 드레인 단자는 제1NOMS 트랜지스터(NM1)의 소스 단자에 연결되어 있다.

또한, 제4PMOS 트랜지스터(PM4)의 소스 단자에는 접지가 연결되고 게이트 단자에는 신호출력단이 연결되며 드레인 단자에는 제1PMOS 트랜지스터(PM1)의 드레인 단자가 연결되어 있다.

또한, 제5PMOS 트랜지스터(PM5)는 게이트 단자와 소스 단자가 제4 PMOS 트랜지스터(PM4)에 공통으로 접속되어 있다.

이때, 제3PMOS 트랜지스터(PM3)는 게이트 단자에 인가되는 선택신호(SP)에 의해 턴 온(Turn on) 또는 오프(off)됨으로써 제4PMOS 트랜지스터(PM4)와 제5PMOS 트랜지스터(PM5)의 드레인 사이를 쇼트 또는 오픈시키게 된다.

또한, 제3NMOS 트랜지스터(NM3)는 드레인 단자에 구동전압을 입력받고 게이트 단자에는 신호출력단이 연결되며 소스 단자는 제1NMOS 트랜지스터(NM1)의 소스 단자에 공통으로 묶여있다.

또한, 제4NMOS 트랜지스터(NM4)는 제3NMOS 트랜지스터(NM3)의 게이트 단자와 소스 단자에 공통으로 접속된다.

이때 제3, 제4NMOS 트랜지스터(NM3, NM4)의 소스 단자에 드레인과 소스단자가 묶여 있는 제6PMOS 트랜지스터(PM6)는 게이트 단자에 인가되는 선택신호(SN)에 의해 턴 온/오프되어 제3, 제4NMOS 트랜지스터(NM3, NM4)의 소스 단자를 쇼트 또는 오픈시켜 주게 된다.

상기와 같이 구성되는 본 발명에 따른 슈미트 트리거 회로의 바람직한 동작예를 살펴보면, 다음과 같다.

제3PMOS 트랜지스터(PM3)와 제6PMOS 트랜지스터(PM6)의 게이트 단자에 입력되는 선택신호(SP, SN)가 논리 하이가 인가되는 경우 제3PMOS 트랜지스터(PM3)와 제6PMOS 트랜지스터(PM6)는 오프되는데, 이때 입력되는 신호의 논리상태가 로우이면, 제1, 제2PMOS 트랜지스터(PM1, PM2)가 온되어 노드 a와 b가 논리 하이 상태를 유지하게 된다. 반면 제1, 제2NMOS 트랜지스터(NM1, NM2)는 오프 동작되지만 노드 b에 유지되는 전압의 상태가 하이 상태이므로 제3, 제4NMOS 트랜지스터(NM3, NM4)가 온동작 상태를 유지하게 된다.

이에따라, 제3NMOS 트랜지스터(NM3)는 드레인 단자와 소스 단자간에 채널이 형성되어 있지만 전류가 흐를 수 있는 결로가 없으므로 인해 캐패시턴스(capacitance)로 작용하게 된다.

이때, 입력되는 신호의 논리상태가 하이로 전환되면, 온상태의 제1, 제2PMOS 트랜지스터(PM1, PM2)가 오프되고, 오프상태의 제1, 제2NMOS 트랜지스터(NM1, NM2)가 온동작되어 현재 채널만 형성되어 있어 캐패시턴스로 작용하고 있던 제3NMOS 트랜지스터(NM3)에서는 접지로의 전류 전송경로가 형성되어짐에 따라 제3NMOS 트랜지스터(NM3)의 드레인 단자에 걸리던 구동전압(VDD)의 전압상태가 노드 c에 걸리게 된다.

그러나, 이러한 상태는 캐패시턴스로 작용하고 있던 제3NMOS 트랜지스터(NM3)의 방전 시간동안만 이루어지고 점차 노드 c의 전위는 논리 하이에서 논리 로우로 바뀌게 된다. 그에 따라, 노드 b에 걸리는 전위역시 논리 하이에서 논리 로우로 바뀌게 되어 출력신호의 전위상태도 논리 로우로 바뀌게 된다.

이때, 출력 신호의 전위상태가 논리 로우 상태이므로 제3, 제4NMOS 트랜지스터(NM3, NM4)가 오프동작 되지만, 반면에 제4, 제5PMOS 트랜지스터(PM4, PM5)는 온동작하게 된다.

이러한 상태에서, 입력신호의전위가 하이상태에서 로우상태로 전환되면 제1, 제2 NMOS 트랜지스터(NM1, NM2)가 오프동작되지만, 반면에 제1, 제2PMOS 트랜지스터(PM1, PM2)는 온동작하게 된다. 이때, 제1PMOS트랜지스터(PM1)의 소스 단자에 입력되는 구동전압(VDD)은 제2PMOS트랜지스터(PM2)의 드레인 단자로 도통하는 것이 아닐 제4PMOS 트랜지스터(PM4)의 드레인 단자에 연결되어 있는 접지로 도통하게 된다.

이러한 과정은 노드 b의 전위가 노드 a와 거의 등전위가 될 때까지 소정 시간동안만 이루어지며, 그에 따라 노드 b의 전위가 로우상태에서 하이상태로 전환된다.

이때, 제4PMOS 트랜지스터(PM4)는 노드 b의 전압상승을 억제하는 수단으로서 작용하게 된다.

그에따라, 입력신호와 출력신호는 히스테리시스 곡선을 그리게 되며, 상술한 동작에서의 입출력 관계에 따른 히스테리시스 곡선은 첨부한 제3도에 도시한 경우와 같기 때문에 종래의 슈미트 트리거 회로와 동일하게 동작한다.

이때, 사용자가 제3PMOS 트랜지스터(PM3)와 제6PMOS 트랜지스터(PM6)의 게이트 단자에 입력되는 선택신호(SP, SN)를 로우 상태로 변화시키면, 제3PMOS 트랜지스터(PM3)와 제6PMOS 트랜지스터(PM6)가 온동작함으로써 캐패시턴스 기능을 수행하던 제3NMOS 트랜지스터(NM3) 이외에 제4NMOS 트랜지스터(NM4)도 캐패시턴스 기능을 수행하게되며 캐패시턴스의 특성상 병렬 연결되면 캐패시턴스 용량이 커지게 되어 히스테리시스 곡선중 하이레벨에서 로우레벨로 변화하는 시간 간격이 변화하게 된다.

또한, 그에 따라 전압 상승 억제수단으로 동작하던 제4PMOS 트랜지스터(PM4) 이외에 제5PMOS 트랜지스터(PM5)도 제1PMOS 트랜지스터(PM1)의 드레인 단자에서 출력되는 전류를 접지로 도통시킬 수 있는 전달 경로를 제공하게 된다. 그러므로, 노드 b의 전압이 상승하게 되는 시간이 더욱 지연되게 된다.

따라서, 히스테리시스 곡선중 로우레벨에서 하이레벨로 변환하는 시간 간격이 변화하게 된다.

따라서, 사용하는 제3PMOS 트랜지스터(PM3)의 게이트 단자에 입력되는 선택신호(SP)와 제6PMOS 트랜지스터(PM6)의 게이트 단자에 입력되는 선택신호(SN)의 신호 성격을 논리 하이 또는 논리 로우를 인가해 줌으로써 입력단자(IN)에 대한 출력단자(OUT)의 히스테리시스 간격을 첨부한 제7도에 도시되어 있는 바와 같이 조절될 수 있다.

또한, 상기 선택신호(SP, SN)에 따라 온/오프 동작하는 트랜지스터는 PMOS 트랜지스터만을 상요할 필요가 없으므로 필요한 스팩에 따라 사용가능하다.

이때, 제3PMOS 트랜지스터(PM3)의 게이트 단자에 입력되는 선택신호(SP)와 제6PMOS 트랜지스터(PM6)의 게이트 단자에 입력되는 선택신호(SN)의 논리 상태를 동일하게 선택할 필요는 없으며 첨부한 제6도에 도시된 바와같이 캐패시턴스 기능의 NMOS 트랜지스터의 개수와 전압 상승억제 기능을 수행하는 PMOS 트랜지스터의 개수를 원하는 대로 설계하면 된다.

상술한 바와 같은 본 발명에 따른 슈미트 트리거 회로를 제공하면, 입력 파형의 잡음 정도에 따라 히스테리시스 곡선의 간격을 조절하여 사용할 수 있으므로 회로의 잡음(NOISE)제거에 뛰어난 효과를 볼 수 있으며 제거되는 잡음의 폭이 고정되지 않기 때문에 회로 설계시에 에러나 재설계의 가능성을 줄일 수 있어 비용 절감과 계발기간 단축에 매우 유용하다.

Claims (7)

1. 제1, 2PMOS 트랜지스터의 게이트와 제1, 2NMOS 트랜지스터의 게이트에 공통으로 신호입력단이 접속되고, 상기 제1PMOS 트랜지스터의 소스는 구동전압 입력단에 연결되며 드레인은 제2PMOS 트랜지스터의 소스에 연결되어 있으며, 상기 제2NMOS 트랜지스터의 소스는 접지단에 연결되고 드레인은 제2NMOS 트랜지스터의 소스에 연결되어 있고, 상기 제2PMOS 트랜지스터의 드레인과 상기 제1NMOS 트랜지스터의 드레인이 신호출력단에 공통으로 접속되어 있는 구조를 구비하고 있는 슈미트 트리거 회로에 있어서 : 상기 신호출력단에 걸리는 신호의 상태가 로우상태이고 상기 신혼입력단에 걸리는 신호의 상태가 하이상태에서 로우상태로 변화될 때 상기 제1PMOS 트랜지스터의 드레인과 제2PMOS 트랜지스터의 소스가 묶인 제1 노드의 전위를 접지로 도통시켜 상기 제2PMOS 트랜지스터의 드레인과 상기 제1NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제2노드의 전압 상승을 억제하되 외부로부터 입력되는 제1 제어신호에 의해 억제 시간이 가변되도록 하는 전압 상승 억제 수단과 ; 상기 신호출력단에 걸리는 신호의 상태가 하이상태이고 상기 신호입력단에 걸리는 신호의 상태가 로우상태에서 하이상태로 변화될 때 제1NMOS 트랜지스터의 소스와 제2NMOS 트랜지스터의 드레인이 공통으로 묶여 있는 제3노드에 소정의 양전압이 걸리도록하여 제2노드에 걸려있던 전압의 감소를 억제하되 외부로부터 입력되는 제2제어신호에 의해 억제 시간이 가변되도록 하는 전압 감소 억제 수단을 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
2. 제1항에 있어서, 상기 전압 상승 억제 수단은 소스 단자에는 접지가 연결되고 게이트 단자에는 신호출력단이 연결되며 드레인 단자에는 상기 제1PMOS 트랜지스터의 드레인 단자가 연결되는 제3PMOS 트랜지스터와 ; 게이트 단자와 소스 단자가 상기 제3PMOS 트랜지스터에 공통으로 접속되어 있는 제4PMOS 트랜지스터 및 상기 제1제어신호에 따라 온 또는 오프 동작됨으로써 상기 제3PMOS 트랜지스터와 제4PMOS 트랜지스터의 드레인 사이를 쇼트 또는 오픈시키는 제1스위칭 수단을 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
3. 제2항에 있어서, 상기 제1스위칭 수단은 PMOS 트랜지스터를 사용하는 것을 특징으로 하는 슈미트 트리거 회로.
4. 제1항에 있어서, 상기 전압 상승 억제 수단은 소스에는 접지가 연결되고 게이트에는 신호출력단이 연결되는 다수의 PMOS 트랜지스터가 정렬되어 있으며, 최전단의 PMOS 트랜지스터의 드레인에는 상기 제1PMOS 트랜지스터의 드레인이 연결되고 인접한 전단과 후단에 위치하는 PMOS 트랜지스터의 드레인 간을 연결하는 스위칭 소자로 구성되며, 각 스위칭 소자는 외부로부터 입력되는 제어신호에 따라 온/오프 동작하므로서 상기 제1PMOS 트랜지스터의 드레인과 접지를 연결시키는 신호의 경로를 다수개 형성시킬 수 있는 것을 특징으로 하는 슈미트 트리거 회로.
5. 제1항에 있어서, 상기 전압 감소 억제 수단은 드레인에는 소정 양전압의 구동전압이 걸리고 게이트 단자에는 신호출력단이 연결되며 드레인 단자에는 상기 제1PMOS 트랜지스터의 소스가 연결되는 제3NMOS 트랜지스터와 ; 게이트와 드레인이 상기 제3NMOS 트랜지스터에 공통으로 접속되어 있는 제4NMOS 트랜지스터 및 상기 제2제어신호에 따라 온 또는 오프 동작됨으로써 상기 제3NMOS 트랜지스터와 제4 NMOS 트랜지스터의 소스 사이를 쇼트 또는 오픈시키는 제2스위칭 수단을 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
6. 제5항에 있어서, 상기 제2스위칭 수단은 PMOS 트랜지스터를 사용하는 것을 특징으로 하는 슈미트 트리거 회로.
7. 제1항에 있어서, 상기 전압 감소 억제 수단은 드레인에는 구동전압을 입력받고 게이트에는 신호출력단이 연결되는 다수의 NMOS 트랜지스터가 정렬되어 있으며, 최전단의 NMOS 트랜지스터의 소스에는 상기 제1NMOS 트랜지스터의 소스가 연결되고 인접한 전단과 후단에 위치하는 NMOS 트랜지스터의 소스 간을 연결하는 스위칭 소자로 구성되며, 각 스위칭 소자는 외부로부터 입력되는 제어신호에 따라 온/오프 동작함으로서 상기 제1NMOS 트랜지스터의 소스에 소정 양전압의 구동전압을 연결시키는 신호의 경로를 다수개 형성시킬 수 있는 것을 특징으로 하는 슈미트 트리거 회로.