JP6753665B2 - 利得制御回路及び利得制御方法 - Google Patents

Description

本発明は、利得制御回路及び利得制御方法に関する。

無線通信では、送信機と受信器との間における電波の伝播状況の変化により、電波信号の強度が絶えず変動する。このため、受信器では、電波信号の受信強度に応じてＳＮ比（signal-noise ratio）や歪率に変動が生じる。そこで、受信器には、受信強度が小さい場合にはＳＮ比を改善するために信号を増幅し、受信強度が大きい場合は受信器内で発生する信号の歪を小さくするために信号強度を減衰する利得制御を自動的に行う利得制御回路が設けられている。受信信号の強度は、例えば１００ｄＢに達する範囲で大きく変化する場合があるため、受信器においても１００ｄＢ程度の利得制御範囲が要求される。また、信号強度が変化するタイミングは予測不可能であるため、利得制御回路は信号強度の変化に応じてリアルタイムで動作する必要がある。そのため、広い利得制御範囲とリアルタイムでの動作性能とを兼ね備えた高性能な利得制御回路が必要とされている。

アナログ回路を用いて構成された利得制御回路は、動作速度が速いため、リアルタイムでの動作に優れているという長所がある。しかし、雑音が主信号に重畳されるという欠点や、受信強度が大きい場合には利得を可変する回路自体が歪を発生するため利得制御範囲を広くすることが難しい等の欠点がある。そこで、増幅器の利得をステップ状に変更するステップ減衰器を用いた自動利得制御回路を有する受信器が考えられた（例えば、特許文献１）。

特開２０１１−１９９５９９号公報

ステップ減衰器を用いた利得制御回路では、アナログ回路を用いた利得制御回路と比べてダイナミックに利得を変化させることができる。しかし、入力信号の変化が高速で且つ変化量が大きい場合、利得の切り替え時におけるステップの変化が大きくなり、雑音が発生してしまうという問題があった。

雑音の発生を抑えるため、入力信号の変化に対応させて減衰量を増減させつつ利得の制御を行うことが考えられるが、その場合には高速動作するＡＤコンバータ等が必要となり、構成が複雑で回路規模が大きくなってしまうという問題があった。

上記課題を解決するため、本発明は、簡易な構成で雑音の発生を抑えることが可能な利得制御回路及び利得制御方法を提供することを目的とする。

本発明に係る利得制御回路は、減衰量制御信号に応じた減衰量で入力信号を減衰させる減衰器と、前記減衰器により減衰した前記入力信号を増幅する信号増幅器と、前記信号増幅器により増幅された前記入力信号を検波して振幅値を得る検波回路と、前記振幅値と基準閾値とを比較して、比較結果を示す比較結果信号を生成する比較回路と、前記比較結果信号に基づいて前記減衰量制御信号を生成し、前記減衰器の減衰量を制御する減衰器制御回路と、を備え、前記減衰器は、各々が減衰処理を行うｎ段の減衰部を含み、前記減衰器制御回路は、前記比較結果信号を所定の時間間隔のｎ倍の遅延時間で遅延させた第１の遅延信号を生成し、前記減衰量制御信号の１つである第１減衰制御信号として前記ｎ段の減衰部のうちの第１段の減衰部に供給する第１の遅延回路と、前記第１減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第２の遅延信号を生成する第２の遅延回路と、前記比較結果信号を前記所定の時間間隔の（前記ｎ−１）倍の遅延時間で遅延させた信号と前記第２の遅延信号との論理積からなる信号を生成し、前記減衰量制御信号の１つである第２減衰制御信号として前記ｎ段の減衰部のうちの第２段の減衰部に供給する第１の論理積回路と、第（ｋ−１）減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第ｋの遅延信号を生成する第ｋの遅延回路と、前記比較結果信号を前記所定の時間間隔の（前記ｎ−ｋ＋１）倍の遅延時間で遅延させた信号と前記第ｋの遅延信号との論理積からなる信号を生成し、前記減衰量制御信号の１つである第ｋ減衰制御信号として前記ｎ段の減衰部のうちの第ｋ段の減衰部に供給する第（ｋ−１）の論理積回路と、を含み、前記ｎは、３以上の整数であり、前記ｋは３以上且つｎ以下の整数であることを特徴とする。

また、本発明に係る利得制御方法は、減衰量制御信号に応じた減衰量で入力信号を減衰させる入力信号減衰ステップと、減衰した前記入力信号を増幅する信号増幅ステップと、増幅した前記入力信号を検波して振幅値を得る検波ステップと、前記振幅値と基準閾値とを比較して、比較結果を示す比較結果信号を生成する比較ステップと、前記比較結果信号に基づいて前記減衰量制御信号を生成する減衰制御ステップと、を含み、前記入力信号減衰ステップは、減衰処理を行う第１、第２、・・・及び第ｎの減衰ステップを含み、前記減衰制御ステップは、前記比較結果信号を所定の時間間隔のｎ倍の遅延時間で遅延させた第１の遅延信号を第１減衰制御信号として生成するステップと、前記第１減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第２の遅延信号を生成するステップと、前記比較結果信号を前記所定の時間間隔の（前記ｎ−１）倍の遅延時間で遅延させた信号と前記第２の遅延信号との論理積からなる信号を第２減衰制御信号として生成するステップと、第（ｋ−１）減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第ｋの遅延信号を生成するステップと、前記比較結果信号を前記所定の時間間隔の（前記ｎ−ｋ＋１）倍の遅延時間で遅延させた信号と前記第ｋの遅延信号との論理積からなる信号を第ｋ減衰制御信号として生成するステップと、前記第１減衰制御信号、前記第２減衰制御信号及び前記第ｋ減衰制御信号を前記減衰量制御信号として出力するステップと、を含み、前記ｎは３以上の整数であり、前記ｋは３以上且つ前記ｎ以下の整数であることを特徴とする。

本発明によれば、簡易な構成で雑音の発生を抑えることが可能な利得制御回路及び利得制御方法を提供することが可能となる。

本発明に係る利得制御回路の構成を示すブロック図である。 ステップ減衰器の構成を示す回路図である。 入力信号ＩＮ、増幅信号ＡＳ、振幅値ＡＶ及び基準閾値電圧ＲＶを模式的に示す図である。 減衰器制御回路の構成を示すブロック図である。 減衰器制御回路で生成される各信号の例を示すタイムチャートである。 減衰器制御回路で生成される各信号の例を示すタイムチャートである。 減衰器制御回路で生成される各信号の例を示すタイムチャートである。 減衰器制御回路で生成される各信号の例を示すタイムチャートである。 定常状態における各信号の例を示すタイムチャートである。 実施例２における利得制御回路の構成を示すブロック図である。 実施例２におけるステップ減衰器の構成を示す回路図である。 クロック供給時における各信号の例を示すタイムチャートである。 クロック供給停止時における各信号の例を示すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本実施例における利得制御回路１０の構成を示すブロック図である。利得制御回路１０は、半導体ＩＣに形成されている。利得制御回路１０は、例えばＶＩＣＳ（登録商標）（Vehicle Information and Communication System）等に用いられる高周波信号を受信して、信号強度の減衰及び増幅を行う。利得制御回路１０は、ステップ減衰器１１、増幅器１２、検波回路１３、比較回路１４及び減衰器制御回路１５を含む。

ステップ減衰器１１は、減衰器制御回路１５から減衰量制御信号（第１減衰制御信号Ｓ１、第２減衰制御信号Ｓ２、第３減衰制御信号Ｓ３及び第４減衰制御信号Ｓ４）の供給を受けて減衰量を変化させつつ、入力信号ＩＮに対して減衰処理を行う可変減衰器である。

図２は、ステップ減衰器１１の構成を示す回路図である。ステップ減衰器１１は、第１減衰部２１、第２減衰部２２、第３減衰部２３及び第４減衰部２４を含む。

第１減衰部２１は、抵抗Ｒ１及びＲ５と、抵抗Ｒ１に直列に接続されたスイッチＳＷ１と、抵抗Ｒ５に並列に接続されたスイッチＳＷ５と、を含む。スイッチＳＷ１及びスイッチＳＷ５は、減衰器制御回路１５から供給される第１減衰制御信号Ｓ１の信号値（ハイレベルかローレベルか）に応じて相補的に動作する。具体的には、第１減衰制御信号Ｓ１がハイレベルの場合にはスイッチＳＷ１がオンとなり、スイッチＳＷ５がオフとなる。第１減衰制御信号Ｓ１がローレベルの場合にはスイッチＳＷ１がオフとなり、スイッチＳＷ５がオンとなる。第１減衰部２１は、ハイレベルの第１減衰制御信号Ｓ１が供給されている場合（すなわち、スイッチＳＷ１がオンでスイッチＳＷ５がオフの場合）に、入力信号ＩＮを減衰させ、減衰させた信号を第２減衰部２２に供給する。また、第１減衰部２１は、ローレベルの第１減衰制御信号Ｓ１が供給されている場合（すなわち、スイッチＳＷ１がオフでスイッチＳＷ５がオンの場合）には、入力信号ＩＮを減衰させず、そのまま第２減衰部２２に供給する。

第２減衰部２２は、抵抗Ｒ２及びＲ６と、抵抗Ｒ２に直列に接続されたスイッチＳＷ２と、抵抗Ｒ６に並列に接続されたスイッチＳＷ６と、を含む。スイッチＳＷ２及びスイッチＳＷ６は、減衰器制御回路１５から供給される第２減衰制御信号Ｓ２の信号値（ハイレベルかローレベルか）に応じて相補的に動作する。具体的には、第２減衰制御信号Ｓ２がハイレベルの場合にはスイッチＳＷ２がオンとなり、スイッチＳＷ６がオフとなる。第２減衰制御信号Ｓ２がローレベルの場合にはスイッチＳＷ２がオフとなり、スイッチＳＷ６がオンとなる。第２減衰部２２は、ハイレベルの第２減衰制御信号Ｓ２が供給されている場合（すなわち、スイッチＳＷ２がオンでスイッチＳＷ６がオフの場合）に、第１減衰部２１から供給された信号を減衰させ、減衰させた信号を第３減衰部２３に供給する。また、第２減衰部２２は、ローレベルの第２減衰制御信号Ｓ２が供給されている場合（すなわち、スイッチＳＷ２がオフでスイッチＳＷ６がオンの場合）には、第１減衰部２１から供給された信号を減衰させず、そのまま第３減衰部２３に供給する。

第３減衰部２３は、抵抗Ｒ３及びＲ７と、抵抗Ｒ３に直列に接続されたスイッチＳＷ３と、抵抗Ｒ７に並列に接続されたスイッチＳＷ７と、を含む。スイッチＳＷ３及びスイッチＳＷ７は、減衰器制御回路１５から供給される第３減衰制御信号Ｓ３の信号値（ハイレベルかローレベルか）に応じて相補的に動作する。具体的には、第３減衰制御信号Ｓ３がハイレベルの場合にはスイッチＳＷ３がオンとなり、スイッチＳＷ７がオフとなる。第３減衰制御信号Ｓ３がローレベルの場合にはスイッチＳＷ３がオフとなり、スイッチＳＷ７がオンとなる。第３減衰部２３は、ハイレベルの第３減衰制御信号Ｓ３が供給されている場合（すなわち、スイッチＳＷ３がオンでスイッチＳＷ７がオフの場合）に、第２減衰部２２から供給された信号を減衰させ、減衰させた信号を第４減衰部２４に供給する。また、第３減衰部２３は、ローレベルの第３減衰制御信号Ｓ３が供給されている場合（すなわち、スイッチＳＷ３がオフでスイッチＳＷ７がオンの場合）には、第２減衰部２２から供給された信号を減衰させず、そのまま第４減衰部２４に供給する。

第４減衰部２４は、抵抗Ｒ４及びＲ８と、抵抗Ｒ４に直列に接続されたスイッチＳＷ４と、抵抗Ｒ８に並列に接続されたスイッチＳＷ８と、を含む。スイッチＳＷ４及びスイッチＳＷ８は、減衰器制御回路１５から供給される第４減衰制御信号Ｓ４の信号値（ハイレベルかローレベルか）に応じて相補的に動作する。具体的には、第４減衰制御信号Ｓ４がハイレベルの場合にはスイッチＳＷ４がオンとなり、スイッチＳＷ８がオフとなる。第４減衰制御信号Ｓ４がローレベルの場合にはスイッチＳＷ４がオフとなり、スイッチＳＷ８がオンとなる。第４減衰部２４は、ハイレベルの第４減衰制御信号Ｓ４が供給されている場合（すなわち、スイッチＳＷ４がオンでスイッチＳＷ８がオフの場合）に、第３減衰部２３から供給された信号を減衰させ、減衰させた信号を減衰信号ＤＳとして増幅器１２に供給する。また、第４減衰部２４は、ローレベルの第４減衰制御信号Ｓ４が供給されている場合（すなわち、スイッチＳＷ４がオフでスイッチＳＷ８がオンの場合）には、第３減衰部２３から供給された信号を減衰させず、そのまま減衰信号ＤＳとして増幅器１２に供給する。

後述するように、第２減衰制御信号Ｓ２は、第１減衰制御信号Ｓ１よりも遅れてハイレベルとなり、第１減衰制御信号Ｓ１よりも早くローレベルとなる。従って、第２減衰部２２は、第１減衰部２１がオン状態（減衰動作を行う状態）であることを前提として、オン状態となる。

同様に、第３減衰制御信号Ｓ３は、第１減衰制御信号Ｓ１及び第２減衰制御信号Ｓ２よりも遅れてハイレベルとなり、第１減衰制御信号Ｓ１及び第２減衰制御信号Ｓ２よりも早くローレベルとなる。従って、第３減衰部２３は、第１減衰部２１及び第２減衰部２２がオン状態であることを前提として、オン状態となる。

また、第４減衰制御信号Ｓ４は、第１減衰制御信号Ｓ１、第２減衰制御信号Ｓ２及び第３制御信号Ｓ３よりも遅れてハイレベルとなり、第１減衰制御信号Ｓ１、第２減衰制御信号Ｓ２及び第３制御信号Ｓ３よりも早くローレベルとなる。従って、第４減衰部２４は、第１減衰部２１、第２減衰部２２及び第３減衰部２３がオン状態であることを前提として、オン状態となる。

増幅器１２は、ステップ減衰器１１から供給された減衰信号ＤＳの振幅を増幅させ、増幅信号ＡＳを生成する信号増幅器である。例えば、入力信号ＩＮが図３（ａ）に示すような波形である場合、増幅信号ＡＳは、図３（ｂ）に示すように、入力信号ＩＮの振幅が増大した波形となる。増幅器１２は、増幅信号ＡＳを出力するとともに、検波回路１３に供給する。

検波回路１３は、増幅器１２から供給された増幅信号ＡＳに対して包絡線検波を行い、高周波成分を除去して、電圧振幅値ＡＶ（以下、単に振幅値ＡＶと称する）を得る。この包絡線検波により、図３（ｃ）に示すように、増幅信号ＡＳのピークレベルの包絡線に近い形状が、振幅値ＡＶとして得られる。

比較回路１４は、検波回路１３により得られた振幅値ＡＶと、外部から供給された所定の基準閾値電圧ＲＶとを比較する。例えば、比較回路１４は、図３（ｄ）に示すように、振幅値ＡＶと基準閾値電圧ＲＶの値との大小を比較する。そして、比較回路１４は、比較結果を示す比較結果信号ＣＶを生成して減衰器制御回路１５に供給する。すなわち、比較回路１４は、振幅値ＡＶが基準閾値電圧ＲＶよりも大きい場合にはハイレベル、振幅値ＡＶが基準閾値電圧ＲＶ以下である場合にはローレベルを示す比較結果信号ＣＶを生成し、減衰器制御回路１５に供給する。

減衰器制御回路１５は、可変減衰器であるステップ減衰器１１の減衰量を制御する減衰器制御回路である。減衰器制御回路１５は、第１減衰制御信号Ｓ１、第２減衰制御信号Ｓ２、第３減衰制御信号Ｓ３及び第４減衰制御信号Ｓ４を、減衰量制御信号としてステップ減衰器１１の対応する減衰部（すなわち、第１〜第４減衰制御信号Ｓ１〜Ｓ４の各々に対応する第１〜第４減衰部２１〜２４）に供給する。

図４は、減衰器制御回路１５の構成を示す図である。減衰器制御回路１５は、抵抗及びキャパシタからなるＲＣ遅延回路である遅延回路３１〜３７（第１遅延回路３１、第２遅延回路３２、第３遅延回路３３、第４遅延回路３４、第５遅延回路３５、第６遅延回路３６、第７遅延回路３７）と、論理回路であるＡＮＤ回路ＡＤ１〜ＡＤ３（第１ＡＮＤ回路ＡＤ１、第２ＡＮＤ回路ＡＤ２、第３ＡＮＤ回路ＡＤ３）と、を含む。

第１遅延回路３１は、第２遅延回路３２及び第３ＡＮＤ回路ＡＤ３に接続されている。第１遅延回路３１は、比較回路１４から供給された比較結果信号ＣＶを所定の時間間隔である遅延期間ＤＴだけ遅延させた第１遅延信号ＴＳ１を生成し、第２遅延回路３２及び第３ＡＮＤ回路ＡＤ３に供給する。

第２遅延回路３２は、第１遅延回路３１、第３遅延回路３３及び第２ＡＮＤ回路ＡＤ２に接続されている。第２遅延回路３２は、第１遅延回路３１から供給された第１遅延信号ＴＳ１を遅延期間ＤＴだけ遅延させた第２遅延信号ＴＳ２を生成し、第３遅延回路３３及び第２ＡＮＤ回路ＡＤ２に供給する。

第３遅延回路３３は、第２遅延回路３２、第４遅延回路３４及び第１ＡＮＤ回路ＡＤ１に接続されている。第３遅延回路３３は、第２遅延回路３２から供給された第２遅延信号ＴＳ２を遅延期間ＤＴだけ遅延させた第３遅延信号ＴＳ３を生成し、第４遅延回路３４及び第１ＡＮＤ回路ＡＤ１に供給する。

第４遅延回路３４は、第３遅延回路３３及び第５遅延回路３５に接続されている。第４遅延回路３４は、第３遅延回路３３から供給された第３遅延信号ＴＳ３を遅延期間ＤＴだけ遅延させた第４遅延信号ＴＳ４を生成し、第５遅延回路３５に供給する。また、第４遅延回路３４は、第４遅延信号ＴＳ４を第１減衰制御信号Ｓ１として出力する。すなわち、第１減衰制御信号Ｓ１は、比較結果信号ＣＶを所定の時間間隔である遅延期間ＤＴの４倍の遅延時間で遅延させた遅延信号である。

第５遅延回路３５は、第４遅延回路３４及び第１ＡＮＤ回路ＡＤ１に接続されている。第５遅延回路３５は、第４遅延回路３４から供給された第４遅延信号ＴＳ４を遅延期間ＤＴだけ遅延させた第５遅延信号ＴＳ５を生成し、第１ＡＮＤ回路ＡＤ１に供給する。

第１ＡＮＤ回路ＡＤ１は、第３遅延回路３３、第５遅延回路３５及び第６遅延回路３６に接続されている。第１ＡＮＤ回路ＡＤ１は、一方の入力端子から第３遅延信号ＴＳ３の入力を受け、他方の入力端子から第５遅延信号ＴＳ５の入力を受け、これらの論理積である第１論理積信号ＬＳ１を生成する。第１ＡＮＤ回路ＡＤ１は、第１論理積信号ＬＳ１を第６遅延回路３６に供給するとともに、第２減衰制器御信号Ｓ２として出力する。すなわち、第２減衰制御信号Ｓ２は、比較結果信号ＣＶを遅延期間ＤＴの５倍の遅延時間で遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの３倍の遅延時間で遅延させた遅延信号と、の論理積からなる信号である。

第６遅延回路３６は、第１ＡＮＤ回路ＡＤ１及び第２ＡＮＤ回路ＡＤ２に接続されている。第６遅延回路３６は、第１ＡＮＤ回路ＡＤ１から供給された第１論理積信号ＬＳ１を遅延期間ＤＴだけ遅延させた第６遅延信号ＴＳ６を生成し、第２ＡＮＤ回路ＡＤ２に供給する。

第２ＡＮＤ回路ＡＤ２は、第２遅延回路３２、第６遅延回路３６及び第７遅延回路３７に接続されている。第２ＡＮＤ回路ＡＤ２は、一方の入力端子から第２遅延信号ＴＳ２の入力を受け、他方の入力端子から第６遅延信号ＴＳ６の入力を受け、これらの論理積である第２論理積信号ＬＳ２を生成する。第２ＡＮＤ回路ＡＤ２は、第２論理積信号ＬＳ２を第７遅延回路３７に供給するとともに、第３減衰制御信号Ｓ３として出力する。すなわち、第３減衰制御信号Ｓ３は、第２減衰制御信号Ｓ２を遅延期間ＤＴだけ遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの２倍の遅延時間だけ遅延させた遅延信号と、の論理積からなる信号である。

第７遅延回路３７は、第２ＡＮＤ回路ＡＤ２及び第３ＡＮＤ回路ＡＤ３に接続されている。第７遅延回路３７は、第２ＡＮＤ回路ＡＤ２から供給された第２論理積信号ＬＳ２を遅延期間ＤＴだけ遅延させた第７遅延信号ＴＳ７を生成し、第３ＡＮＤ回路ＡＤ３に供給する。

第３ＡＮＤ回路ＡＤ３は、第１遅延回路３１及び第７遅延回路３７に接続されている。第３ＡＮＤ回路ＡＤ３は、一方の入力端子から第１遅延信号ＴＳ１の入力を受け、他方の入力端子から第７遅延信号ＴＳ７の入力を受け、これらの論理積である第３論理積信号ＬＳ３を生成する。第３ＡＮＤ回路ＡＤ３は、第３論理積信号ＬＳ３を第４減衰制御信号Ｓ４として出力する。すなわち、第４減衰制御信号Ｓ４は、第３減衰制御信号Ｓ３を遅延期間ＤＴだけ遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの１倍の遅延時間だけ遅延させた遅延信号と、の論理積からなる信号である。

以上の動作により生成された第２減衰制御信号Ｓ２は、第１減衰制御信号Ｓ１よりも遅延期間ＤＴだけ遅れてハイレベルとなり、遅延期間ＤＴだけ早くローレベルとなる。また、第３減衰制御信号Ｓ３は、第２減衰制御信号Ｓ２よりも遅延期間ＤＴだけ遅れてハイレベルとなり、遅延期間ＤＴだけ早くローレベルとなる。第４減衰制御信号Ｓ４は、第３減衰制御信号Ｓ３よりも遅延期間ＤＴだけ遅れてハイレベルとなり、遅延期間ＤＴだけ早くローレベルとなる。

図５は、比較結果信号ＣＶが、遅延期間ＤＴの７倍（すなわち、７ＤＴ）の期間においてハイレベルとなる場合における、減衰器制御回路１５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。

第１減衰制御信号Ｓ１、第２減衰制御信号Ｓ２、第３減衰制御信号Ｓ３及び第４減衰制御信号Ｓ４は、Ｓ１，Ｓ２，Ｓ３，Ｓ４の順に立ち上がり、Ｓ４，Ｓ３，Ｓ２，Ｓ１の順に立ち下がる。従って、まず第１減衰部２１がオン状態となることで減衰量が１ステップ増加し、続いて第２減衰部２２、第３減衰部２３、第４減衰部２４が夫々オン状態となることで、減衰量は１ステップずつ増加する。一方、第４減衰部２４がオフ状態となることで減衰量が１ステップ減少し、続いて第３減衰部２３、第２減衰部２２、第１減衰部２１が夫々オフ状態となることで、減衰量は１ステップずつ減少する。これにより、ステップ減衰器１１の減衰量の時間変化は、図５の下段に示すように、第４減衰制御信号Ｓ４がハイレベルの期間を頂点とする階段状の波形となる。

図６は、比較結果信号ＣＶが、遅延期間ＤＴの６倍（すなわち、６ＤＴ）の期間においてハイレベルとなる場合における、減衰器制御回路１５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。図５に示したタイムチャートとは異なり、第７遅延信号ＴＳ７が立ち上がるタイミングで、第１遅延信号ＴＳ１が立ち下がっている。このため、第４減衰制御信号Ｓ４である第３論理積信号ＬＳ３は立ち上がらず、ローレベルの状態を維持する。従って、ステップ減衰器１１の減衰量の時間変化は、図６の下段に示すように、第３減衰制御信号Ｓ３がハイレベルの期間を頂点とする階段状の波形となる。

図７は、比較結果信号ＣＶが、遅延期間ＤＴの４倍（すなわち、４ＤＴ）の期間においてハイレベルとなる場合における、減衰器制御回路１５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。図５及び図６に示したタイムチャートとは異なり、第６遅延信号ＴＳ６が立ち上がるタイミングで、第２遅延信号ＴＳ２が立ち下がっている。このため、第３減衰制御信号Ｓ３である第２論理積信号ＬＳ２は立ち上がらず、ローレベルの状態を維持する。従って、ステップ減衰器１１の減衰量の時間変化は、図７の下段に示すように、第２減衰制御信号Ｓ２がハイレベルの期間を頂点とする階段状の波形となる。

図８は、比較結果信号ＣＶが、遅延期間ＤＴの２倍（すなわち、２ＤＴ）の期間においてハイレベルとなる場合における、減衰器制御回路１５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。図５、図６及び図７に示したタイムチャートとは異なり、第５遅延信号ＴＳ５が立ち上がるタイミングで、第３遅延信号ＴＳ３が立ち下がっている。このため、第２減衰制御信号Ｓ２である第１論理積信号ＬＳ１は立ち上がらず、ローレベルの状態を維持する。従って、ステップ減衰器１１の減衰量の時間変化は、図８の下段に示すように、第１減衰制御信号Ｓ１がハイレベルの期間でハイレベルの形状となる波形となる。

図９は、比較結果信号ＣＶがハイレベルの状態とローレベルの状態とを繰り返す定常状態である場合における、減衰器制御回路１５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。この定常状態は、例えば、検波回路１３により得られた増幅信号ＡＳの振幅値ＡＶが、ステップ減衰器１１の減衰動作を受けて基準閾値電圧ＲＶを下回る状態と、減衰器１１の減衰動作の停止に応じて基準閾値電圧ＲＶを上回る状態と、を繰り返すことにより生じる。図９では、例えば比較結果信号ＣＶが、まず遅延期間ＤＴの６倍（すなわち、６ＤＴ）の期間においてハイレベルとなり、その後、期間２ＤＴ毎にハイレベルとローレベルとを繰り返す場合を例として示している。

第１遅延信号ＴＳ１は、比較結果信号ＣＶが遅延期間ＤＴだけ遅延した信号であるため、比較結果信号ＣＶと同様、期間２ＤＴ毎にハイレベルの状態とローレベルの状態とを繰り返す。また、第２遅延信号ＴＳ２は第１遅延信号ＴＳ１、第３遅延信号ＴＳ３は第２遅延信号ＴＳ２、第４遅延信号ＴＳ４（第１減衰制御信号Ｓ１）は第３遅延信号ＴＳ３、第５遅延信号ＴＳ５は第４遅延信号ＴＳ４が夫々遅延期間ＤＴだけ遅延した信号であるため、同様に期間２ＤＴ毎にハイレベルの状態とローレベルの状態とを繰り返す。

一方、当該繰り返しの期間において第３遅延信号ＴＳ３及び第５遅延信号ＴＳ５は相補的にハイレベル、ローレベルとなるため、これらの論理積である第１論理積信号ＬＳ１（第２減衰制御信号Ｓ２）はローレベルを維持した状態となる。第２論理積信号ＬＳ２（第３減衰制御信号Ｓ３）は、第１論理積信号ＬＳ１が遅延期間ＤＴだけ遅延した信号である第６遅延信号ＴＳ６と、第２遅延信号ＴＳ２との論理積の信号であるため、上記期間においてローレベルを維持した状態となる。第３論理積信号ＬＳ３（第４減衰制御信号Ｓ４）は、第２論理積信号ＬＳ２が遅延期間ＤＴだけ遅延した信号である第７遅延信号ＴＳ７と、第１遅延信号ＴＳ１との論理積の信号であるため、上記期間においてローレベルを維持した状態となる。

従って、定常状態では第１減衰制御信号Ｓ１のみがハイレベルの状態とローレベルの状態とを繰り返すことになる。従って、ステップ減衰器１１の減衰量の時間変化は、図９の下段に示すように、いったん階段状の形状が立ち下がった後、期間２ＤＴ毎に１ステップでハイレベルとローレベルとを繰り返す波形となる。

以上のように、本発明によれば、入力信号ＩＮの強度を反映した増幅信号ＡＳの振幅値ＡＶが基準閾値電圧ＲＶを上回っている場合には、ステップ減衰器１１の減衰量が１ステップずつ増加する。そして、ステップ減衰器１１の減衰量は、振幅値ＡＶが基準閾値電圧ＲＶを上回っている期間の経過に応じたタイミングで、１ステップずつ減少する。従って、入力信号ＩＮの信号強度が急速に変化したとき場合であっても利得変化は常に最小ステップとなるため、ステップの変化が大きい場合と比べて、雑音の発生が少ない。

また、本発明の減衰器制御回路１５は、ＲＣ回路等からなる遅延回路及び論理回路（ＡＮＤ回路）により構成される。従って、高速動作するＡＤコンバータ等を用いることなく、簡易な構成で雑音の発生を抑えることが可能となる。

図１０は、本実施例における利得制御回路４０の構成を示すブロック図である。以下、実施例１と同様の構成については同じ参照符号を付し、説明を省略する。利得制御回路４０は、ステップ減衰器１１、増幅器１２、検波回路１３、比較回路４４及び減衰器制御回路４５を含む。

比較回路４４は、外部から基準閾値電圧ＲＶの供給を受ける。本実施例では、基準閾値電圧ＲＶには、上限閾値電圧ＵＶと下限閾値電圧ＵＶとが含まれる。そして、比較回路４４は、図３（ｅ）に模式的に示すように、検波回路１３により得られた増幅信号ＡＳの振幅値ＡＶと上限閾値電圧ＵＶ及び下限閾値電圧ＬＶの値とを比較する。

比較回路４４は、振幅値ＡＶが上限閾値電圧ＵＶの値よりも大きいと判定した場合、ハイレベルの比較結果信号ＣＶを生成して減衰器制御回路４５に供給する。一方、振幅値ＡＶが下限閾値電圧ＬＶの値よりも小さいと判定した場合、比較回路４４は、ローレベルの比較結果信号ＣＶを生成して減衰器制御回路４５に供給する。また、振幅値ＡＶが下限閾値電圧ＬＶ以上で上限閾値電圧ＵＶ以下である場合、比較回路４４は、減衰器制御回路４５に供給されているクロック信号ＣＬＫを停止させるクロック停止信号ＣＫＳを減衰器制御回路４５に供給する。

図１１は、減衰器制御回路４５の構成を示す図である。減衰器制御回路４５は、Ｄ型フリップフロップ回路であるフリップフロップ回路５１〜５７（第１フリップフロップ回路５１、第２フリップフロップ回路５２、第３フリップフロップ回路５３、第４フリップフロップ回路５４、第５フリップフロップ回路５５、第６フリップフロップ回路５６、第７フリップフロップ回路５７）と、論理回路であるＡＮＤ回路ＡＤ０〜ＡＤ３（クロック制御ＡＮＤ回路ＡＤ０、第１ＡＮＤ回路ＡＤ１、第２ＡＮＤ回路ＡＤ２、第３ＡＮＤ回路ＡＤ３）と、を含む。各フリップフロップ回路のクロック端子（図中、Ｃで示す）は、クロック制御ＡＮＤ回路ＡＤ０の出力端子に接続されている。

クロック制御ＡＮＤ回路ＡＤ０は、一方の入力端子に外部からクロック信号ＣＬＫの供給を受け、他方の入力端子に比較回路４４からクロック停止信号ＣＫＳの供給を受ける。クロック制御ＡＮＤ回路ＡＤ０は、クロック停止信号ＣＫＳが比較回路４４から供給されていない場合、出力端子からクロック信号ＣＬＫを出力し、各フリップフロップ回路５１〜５７に供給する。一方、比較回路４４からクロック停止信号ＣＫＳが供給されている場合、クロック制御ＡＮＤ回路ＡＤ０は、各フリップフロップ回路５１〜５７へのクロック信号ＣＬＫの供給を停止する。

第１フリップフロップ回路５１は、第２フリップフロップ回路５２及び第３ＡＮＤ回路ＡＤ３に接続されている。第１フリップフロップ回路５１は、クロック端子にクロック信号ＣＬＫが供給されている間、比較回路１４から供給された比較結果信号ＣＶを遅延期間ＤＴだけ遅延させた第１遅延信号ＴＳ１を生成し、第２フリップフロップ回路５２及び第３ＡＮＤ回路ＡＤ３に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第１フリップフロップ回路５１は、その直前の信号値を維持した第１遅延信号ＴＳ１を、第２フリップフロップ回路５２及び第３ＡＮＤ回路ＡＤ３に供給する。

第２フリップフロップ回路５２は、第１フリップフロップ回路５１、第３フリップフロップ回路５３及び第２ＡＮＤ回路ＡＤ２に接続されている。第２フリップフロップ回路５２は、クロック端子にクロック信号ＣＬＫが供給されている間、第１フリップフロップ回路５１から供給された第１遅延信号ＴＳ１を遅延期間ＤＴだけ遅延させた第２遅延信号ＴＳ２を生成し、第３フリップフロップ回路５３及び第２ＡＮＤ回路ＡＤ２に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第２フリップフロップ回路５２は、その直前の信号値を維持した第２遅延信号ＴＳ２を、第３フリップフロップ回路５３及び第２ＡＮＤ回路ＡＤ２に供給する。

第３フリップフロップ回路５３は、第２フリップフロップ回路５２、第４フリップフロップ回路５４及び第１ＡＮＤ回路ＡＤ１に接続されている。第３フリップフロップ回路５３は、クロック端子にクロック信号ＣＬＫが供給されている間、第２フリップフロップ回路５２から供給された第２遅延信号ＴＳ２を遅延期間ＤＴだけ遅延させた第３遅延信号ＴＳ３を生成し、第４フリップフロップ回路５４及び第１ＡＮＤ回路ＡＤ１に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第３フリップフロップ回路５３は、その直前の信号値を維持した第３遅延信号ＴＳ３を、第４フリップフロップ回路５４及び第１ＡＮＤ回路ＡＤ１に供給する。

第４フリップフロップ回路５４は、第３フリップフロップ回路５３及び第５フリップフロップ回路５５に接続されている。第４フリップフロップ回路５４は、クロック端子にクロック信号ＣＬＫが供給されている間、第３フリップフロップ回路５３から供給された第３遅延信号ＴＳ３を遅延期間ＤＴだけ遅延させた第４遅延信号ＴＳ４を生成し、第１減衰制御信号Ｓ１として出力する。また、第４フリップフロップ回路５４は、第４遅延信号ＴＳ４を第５フリップフロップ回路５５に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第４フリップフロップ回路５４は、その直前の信号値を維持した第４遅延信号ＴＳ４を、第５フリップフロップ回路５５に供給するとともに第１減衰制御信号Ｓ１として出力する。すなわち、第１減衰制御信号Ｓ１は、比較結果信号ＣＶを所定の時間間隔である遅延期間ＤＴの４倍の遅延時間で遅延させた遅延信号である。

第５フリップフロップ回路５５は、第４フリップフロップ回路５４及び第１ＡＮＤ回路ＡＤ１に接続されている。第５フリップフロップ回路５５は、クロック端子にクロック信号ＣＬＫが供給されている間、第４フリップフロップ回路５４から供給された第４遅延信号ＴＳ４を遅延期間ＤＴだけ遅延させた第５遅延信号ＴＳ５を生成し、第１ＡＮＤ回路ＡＤ１に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第５フリップフロップ回路５５は、その直前の信号値を維持した第５遅延信号ＴＳ５を、第１ＡＮＤ回路ＡＤ１に供給する。

第１ＡＮＤ回路ＡＤ１は、第３フリップフロップ回路５３、第５フリップフロップ回路５５及び第６フリップフロップ回路５６に接続されている。第１ＡＮＤ回路ＡＤ１は、一方の入力端子から第３遅延信号ＴＳ３の入力を受け、他方の入力端子から第５遅延信号ＴＳ５の入力を受け、これらの論理積である第１論理積信号ＬＳ１を生成する。第１ＡＮＤ回路ＡＤ１は、第１論理積信号ＬＳ１を第６フリップフロップ回路５６に供給するとともに、第２減衰制器御信号Ｓ２として出力する。すなわち、第２減衰制御信号Ｓ２は、比較結果信号ＣＶを遅延期間ＤＴの５倍の遅延時間で遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの３倍の遅延時間で遅延させた遅延信号と、の論理積からなる信号である。

第６フリップフロップ回路５６は、第１ＡＮＤ回路ＡＤ１及び第２ＡＮＤ回路ＡＤ２に接続されている。第６フリップフロップ回路５６は、クロック端子にクロック信号ＣＬＫが供給されている間、第１ＡＮＤ回路ＡＤ１から供給された第１論理積信号ＬＳ１を遅延期間ＤＴだけ遅延させた第６遅延信号ＴＳ６を生成し、第２ＡＮＤ回路ＡＤ２に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第６フリップフロップ回路５６は、その直前の信号値を維持した第６遅延信号ＴＳ６を、第２ＡＮＤ回路ＡＤ２に供給する。

第２ＡＮＤ回路ＡＤ２は、第２フリップフロップ回路５２、第６フリップフロップ回路５６及び第７フリップフロップ回路５７に接続されている。第２ＡＮＤ回路ＡＤ２は、一方の入力端子から第２遅延信号ＴＳ２の入力を受け、他方の入力端子から第６遅延信号ＴＳ６の入力を受け、これらの論理積である第２論理積信号ＬＳ２を生成する。第２ＡＮＤ回路ＡＤ２は、第２論理積信号ＬＳ２を第７フリップフロップ回路５７に供給するとともに、第３減衰制御信号Ｓ３として出力する。すなわち、第３減衰制御信号Ｓ３は、第２減衰制御信号Ｓ２を遅延期間ＤＴだけ遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの２倍の遅延時間だけ遅延させた遅延信号と、の論理積からなる信号である。

第７フリップフロップ回路５７は、第２ＡＮＤ回路ＡＤ２及び第３ＡＮＤ回路ＡＤ３に接続されている。第７フリップフロップ回路５７は、クロック端子にクロック信号ＣＬＫが供給されている間、第２ＡＮＤ回路ＡＤ２から供給された第２論理積信号ＬＳ２を遅延期間ＤＴだけ遅延させた第７遅延信号ＴＳ７を生成し、第３ＡＮＤ回路ＡＤ３に供給する。クロック端子へのクロック信号ＣＬＫの供給が停止すると、第７フリップフロップ回路５７は、その直前の信号値を維持した第７遅延信号ＴＳ７を、第３ＡＮＤ回路ＡＤ３に供給する。

第３ＡＮＤ回路ＡＤ３は、第１フリップフロップ回路５１及び第７フリップフロップ回路５７に接続されている。第３ＡＮＤ回路ＡＤ３は、一方の入力端子から第１遅延信号ＴＳ１の入力を受け、他方の入力端子から第７遅延信号ＴＳ７の入力を受け、これらの論理積である第３論理積信号ＬＳ３を生成する。第３ＡＮＤ回路ＡＤ３は、第３論理積信号ＬＳ３を第４減衰制御信号Ｓ４として出力する。すなわち、第４減衰制御信号Ｓ４は、第３減衰制御信号Ｓ３を遅延期間ＤＴだけ遅延させた遅延信号と、比較結果信号ＣＶを遅延期間ＤＴの１倍の遅延時間だけ遅延させた遅延信号と、の論理積からなる信号である。

図１２は、各フリップフロップ回路にクロック信号ＣＫＳが供給されている場合、すなわち比較回路４４から減衰器制御回路４５にクロック停止信号ＣＫＳが供給されていない場合における、減衰器制御回路４５内で生成される各信号及びステップ減衰器１１における減衰量の例を示すタイムチャートである。クロック停止信号ＣＫＳが供給されていない状態では、クロック制御ＡＮＤ回路ＡＤ０は、クロック信号ＣＬＫを各フリップフロップ回路５１〜５７に供給し続ける。そして、クロック信号ＣＬＫが供給されている場合、各フリップフロップ回路５１〜５７は、実施例１の各遅延回路３１〜３７と同様、前段のフリップフロップ回路又はＡＮＤ回路から供給された信号を遅延期間ＤＴだけ遅延させる。従って、各信号の波形は、実施例１において図５のタイムチャートで示した波形と同様の形状となる。また、ステップ減衰器１１の減衰量の時間変化も、図５のタイムチャートの下段に示したものと同様の波形となる。

図１３は、振幅値ＡＶがいったん上限閾値電圧ＵＶを超えた後、期間７ＤＴが経過して上限閾値電圧ＵＶを下回り、上限閾値電圧ＵＶと下限閾値電圧ＬＶとの間で増減を繰り返す定常状態となった場合の、各信号及びステップ減衰器１１の減衰量の例を示すタイムチャートである。振幅値ＡＶが上限閾値電圧ＵＶと下限閾値電圧ＬＶとの間にある場合、比較回路４４からクロック制御ＡＮＤ回路ＡＤ０にクロック停止信号ＣＫＳが供給され、クロック制御ＡＮＤ回路ＡＤ０から各フリップフロップ回路５１〜５７へのクロック信号ＣＬＫの供給が停止する。

クロック信号ＣＬＫの供給が停止されると、各フリップフロップ回路５１〜５７の出力は、クロック信号ＣＬＫの供給が停止する直前の状態を維持する。従って、第１遅延信号ＴＳ１〜第７遅延信号ＴＳ７は、ハイレベルの状態で維持される。第１論理積信号ＬＳ１〜第３論理積信号ＬＳ３も、ハイレベルの状態で維持される。従って、ステップ減衰器１１における減衰量は、クロック信号ＣＬＫの供給が停止するまでは１ステップずつ増加し、クロック信号ＣＬＫの供給が停止した時点から同じ減衰量を維持した状態となる。

以上のように、本実施例の利得制御回路４０によれば、定常状態において、実施例１の図９で示したような１ステップの減衰量の変化が発生せず、ステップ減衰器１１の減衰量は一定となる。この構成によれば、温度等の要因により入力信号ＩＮ（又は入力信号ＩＮの強度を反映した増幅信号ＡＳ）の強度測定に誤差が生じるような場合であっても、誤差の影響を受けずに安定した減衰量を得ることができる。

また、この構成によれば、クロック信号ＣＬＫの周波数を変化させることにより遅延量を制御することができるため、入力信号ＩＮ（入力信号ＩＮの強度を反映した増幅信号ＡＳ）の強度の変化速度に柔軟に対応することが可能である。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１及び実施例２では、ステップ減衰器１１が４つの減衰部を有し、減衰器制御回路１５（４５）が４つの減衰信号を、ステップ減衰器１１の対応する４つの減衰部に供給する例について説明した。しかし、減衰部及び減衰信号の数はこれに限られず、ステップ減衰器１１はｎ個の減衰部（ｎ：２以上の整数）を有し、減衰器制御回路１５（４５）はｎ個の減衰制御信号を供給するものであればよい。すなわち、ステップ減衰器１１は、入力信号に対して各々が減衰処理を行う第１〜第ｎの減衰部を有する。ステップ減衰器制御部１５は、所定の時間間隔で順次開始する第１〜第ｎ期間において第１〜第ｎの減衰部を動作させる第１〜第ｎ減衰制御信号を、減衰量制御信号としてステップ減衰器１１の第１〜第ｎの減衰部の各々に供給する。上記実施例１及び実施例２は、かかる構成について、ｎ＝４の場合を例として説明したものである。

そして、ステップ減衰器１１がｎ個の減衰部（第１〜第ｎの減衰部）を有する場合、減衰器制御回路１５（４５）は、比較結果信号を所定の時間間隔のｎ倍の遅延時間で遅延させた遅延信号を第１減衰制御信号として生成し、比較結果信号を所定の時間間隔の（ｎ＋１）倍の遅延時間で遅延させた遅延信号と、比較結果信号を所定の時間間隔の（ｎ−１）倍の遅延時間で遅延させた遅延信号と、の論理積からなる信号を第２減衰制御信号として生成し、第（ｋ−１）減衰制御信号を所定の時間間隔だけ遅延させた信号と、比較結果信号を所定の時間間隔の（ｎ−ｋ＋１）倍の遅延時間で遅延させた遅延信号と、の論理積からなる信号を第ｋ減衰制御信号（３≦ｋ≦ｎ）とし、第３乃至第ｎ減衰制御信号を生成する。

また、遅延期間ＤＴの長さと比較結果信号ＣＶとの関係は、上記実施例で示したものに限定されない。例えば、遅延期間ＤＴの長さを比較回路１４（４４）が比較結果信号ＣＶを送信する時間よりも長く設定することにより、図９及び図１３で示したような定常状態の実現が容易となる。

１０，４０ 利得制御回路
１１ ステップ減衰器
１２ 増幅器
１３ 検波回路
１４，４４ 比較回路
１５，４５ 減衰器制御回路
２１ 第１減衰部
２２ 第２減衰部
２３ 第３減衰部
２４ 第４減衰部
Ｒ１〜Ｒ８ 抵抗
ＳＷ１〜ＳＷ８ スイッチ
３１〜３７ 遅延回路
ＡＤ０〜ＡＤ３ ＡＮＤ回路
５１〜５７ フリップフロップ回路

Claims (5)

1. 減衰量制御信号に応じた減衰量で入力信号を減衰させる減衰器と、
   前記減衰器により減衰した前記入力信号を増幅する信号増幅器と、
   前記信号増幅器により増幅された前記入力信号を検波して振幅値を得る検波回路と、
   前記振幅値と基準閾値とを比較して、比較結果を示す比較結果信号を生成する比較回路と、
   前記比較結果信号に基づいて前記減衰量制御信号を生成し、前記減衰器の減衰量を制御する減衰器制御回路と、
   を備え、
   前記減衰器は、各々が減衰処理を行うｎ段の減衰部を含み、
   前記減衰器制御回路は、
   前記比較結果信号を所定の時間間隔のｎ倍の遅延時間で遅延させた第１の遅延信号を生成し、前記減衰量制御信号の１つである第１減衰制御信号として前記ｎ段の減衰部のうちの第１段の減衰部に供給する第１の遅延回路と、
   前記第１減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第２の遅延信号を生成する第２の遅延回路と、
   前記比較結果信号を前記所定の時間間隔の（前記ｎ−１）倍の遅延時間で遅延させた信号と前記第２の遅延信号との論理積からなる信号を生成し、前記減衰量制御信号の１つである第２減衰制御信号として前記ｎ段の減衰部のうちの第２段の減衰部に供給する第１の論理積回路と、
   第（ｋ−１）減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第ｋの遅延信号を生成する第ｋの遅延回路と、
   前記比較結果信号を前記所定の時間間隔の（前記ｎ−ｋ＋１）倍の遅延時間で遅延させた信号と前記第ｋの遅延信号との論理積からなる信号を生成し、前記減衰量制御信号の１つである第ｋ減衰制御信号として前記ｎ段の減衰部のうちの第ｋ段の減衰部に供給する第（ｋ−１）の論理積回路と、
   を含み、
   前記ｎは、３以上の整数であり、
   前記ｋは３以上且つｎ以下の整数であることを特徴とする利得制御回路。
2. 前記第１、第２及び第ｋの遅延回路は、クロック信号の供給を受けて動作するＤ型フリップフロップ回路からなることを特徴とする請求項１に記載の利得制御回路。
3. 前記比較回路は、前記振幅値と前記基準閾値との比較結果に応じて、前記第１、第２及び第ｋの遅延回路に対する前記クロック信号の供給を停止させるクロック停止信号を、前記減衰器制御回路に供給する、
   ことを特徴とする請求項２に記載の利得制御回路。
4. 減衰量制御信号に応じた減衰量で入力信号を減衰させる入力信号減衰ステップと、
   減衰した前記入力信号を増幅する信号増幅ステップと、
   増幅した前記入力信号を検波して振幅値を得る検波ステップと、
   前記振幅値と基準閾値とを比較して、比較結果を示す比較結果信号を生成する比較ステップと、
   前記比較結果信号に基づいて前記減衰量制御信号を生成する減衰制御ステップと、
   を含み、
   前記入力信号減衰ステップは、減衰処理を行う第１、第２、・・・及び第ｎの減衰ステップを含み、
   前記減衰制御ステップは、
   前記比較結果信号を所定の時間間隔のｎ倍の遅延時間で遅延させた第１の遅延信号を第１減衰制御信号として生成するステップと、
   前記第１減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第２の遅延信号を生成するステップと、
   前記比較結果信号を前記所定の時間間隔の（前記ｎ−１）倍の遅延時間で遅延させた信号と前記第２の遅延信号との論理積からなる信号を第２減衰制御信号として生成するステップと、
   第（ｋ−１）減衰制御信号を前記所定の時間間隔の遅延時間で遅延させた第ｋの遅延信号を生成するステップと、
   前記比較結果信号を前記所定の時間間隔の（前記ｎ−ｋ＋１）倍の遅延時間で遅延させた信号と前記第ｋの遅延信号との論理積からなる信号を第ｋ減衰制御信号として生成するステップと、
   前記第１減衰制御信号、前記第２減衰制御信号及び前記第ｋ減衰制御信号を前記減衰量制御信号として出力するステップと、
   を含み、
   前記ｎは３以上の整数であり、
   前記ｋは３以上且つ前記ｎ以下の整数である
   ことを特徴とする利得制御方法。
5. 前記減衰制御ステップは、クロック信号の供給に応じて前記遅延信号の各々を生成するステップを含み、
   前記比較ステップは、前記振幅値と前記基準閾値との比較結果に応じて、前記クロック信号の供給を停止するステップを含むことを特徴とする請求項４に記載の利得制御方法。

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