JP2002271180A - クロック信号デューティ比補正回路及び補正方法 - Google Patents

Abstract

(57)【要約】 【課題】 所望のデューティ比を有するクロック信号を
生成することができるューティ比補正回路およびデュー
ティ比補正方法を提供する。 【解決手段】 入力クロック信号Ｓ１をｎ時間毎ずらし
て複数遅延させ、この複数の遅延信号から１つを選択
し、選択した選択クロック信号Ｓ２と、それをさらにｎ
時間だけ遅延させた遅延クロック信号Ｓ３とよりリセッ
ト信号Ｓ４を生成し、データ端子Ｄを”Ｈ”レベルに設
定したＤフリップフロップ回路１５のクロック端子ＣＫ
へ入力クロック信号Ｓ１を入力し、リセット端子Ｒへリ
セット信号Ｓ４を入力することにより、Ｄフリップフロ
ップ回路１５よりデューティ比の補正された補正クロッ
ク信号Ｓ５が得られる。この補正クロック信号Ｓ５のデ
ューティ比を判定し、判定結果に基づいて選択する選択
クロック信号Ｓ２を変更することにより、所望するデュ
ーティ比を有する補正クロック信号Ｓ５が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば通信装置
で用いられる、クロック信号のデューティ比補正回路に
関するものである。

【０００２】

【従来の技術】通信機器の装置内では、同一クロックに
て各回路部を動作させるために、装置内各部へクロック
信号を供給している。このクロック信号においては、他
の回路部の信号の影響を受けパルス幅などが変動するこ
とがある。このため、クロック信号の供給先におけるク
ロック信号のデューティ比が供給元のクロック信号のデ
ューティ比から変動し、クロック信号の供給先におい
て、回路が正常に動作しない場合がある。

【０００３】このような場合は、供給先でクロック信号
のデューティ比補正回路を用いて、クロック信号の補正
が必要となる。

【０００４】図７は、従来のクロック信号のデューティ
比補正回路７０のブロック図である。図８は図７に示す
クロック信号のデューティ比補正回路７０の各部の動作
を示すタイミングチャートである。図８の入力クロック
信号Ｓ７１は、クロックの供給元では５０％のデューテ
ィ比であったものが、クロック信号の供給先において、
デューティ比が５０％でなくなった状態を示す。

【０００５】図７における従来のクロック信号のデュー
ティ比補正回路７０の動作を説明する。入力クロック信
号Ｓ７１を、ｎ時間ごとに順次遅延させるｎステップ遅
延回路７１に入力し、ｎステップ遅延回路７１の出力ク
ロック信号を、遅延時間の小さいものと、大きいものの
２つの群に分け、それぞれジャンパ線７２、ジャンパ線
７３へ入力する。

【０００６】ジャンパ線７２にて、入力されたクロック
信号のうちいずれか１つのクロック信号を選択し、その
選択したクロック信号をクロック信号Ｓ７２とする。ク
ロック信号Ｓ７２を、ｍ（ｍ＜ｎ）時間ごとに順次遅延
させるｍステップ遅延回路７４に入力する。ジャンパ線
７３でもジャンパ線７２と同様に、入力されたクロック
信号のうちいずれか１つの信号を選択し、その選択した
信号をクロック信号Ｓ７３とする。ｍステップ遅延回路
７４の出力は、ジャンパ線７５へ入力され、ジャンパ線
７５においてもジャンパ線７２、７３と同様に入力され
たクロック信号のうちいずれか１つのクロック信号を選
択し、その選択したクロック信号をクロック信号Ｓ７４
とする。

【０００７】クロック信号Ｓ７３の反転信号と、クロッ
ク信号Ｓ７４の論理積をとり、その信号をリセット信号
Ｓ７５としてＤフリップフロップ回路７７のリセット端
子Ｒに入力し、また、入力クロック信号Ｓ７１をクロッ
ク信号としてＤフリップフロップ回路７７のクロック端
子ＣＫに入力する。Ｄフリップフロップ回路７７のデー
タ端子Ｄを”Ｈ”レベルに設定しておくと、Ｄフリップ
フロップ回路７７の出力信号は、入力クロック信号Ｓ７
１の立ち上がりに同期して立ち上がり、リセット信号Ｓ
７５の立ち上がりに同期して立ち下がる、デューティ比
が補正された補正クロック信号Ｓ７６となる。

【０００８】図７の従来のクロック信号デューティ比補
正回路７０のブロック図の各部の動作を示す、図８のタ
イミングチャートより明らかなように、補正クロック信
号Ｓ７６のデューティ比を調整するには、各ジャンパ線
７２、７３、７５におけるジャンパ線接続を変更し、す
なわち、入力クロック信号の遅延時間を変更してリセッ
ト信号Ｓ７５の立ち上がりタイミングを調整すればよ
い。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来のクロック信号のデューティ比補正回路では、ジ
ャンパ線による調整作業が必要となり、また、装置内の
各部により、他の回路部からの影響が異なるため入力ク
ロック信号のデューティ比の変動量が異なり、この調整
作業は困難なものとなっていた。

【００１０】本発明の目的は、入力クロック信号のデュ
ーティ比の調整作業を必要とせず、また、入力クロック
信号が、装置内で設定されたデューティ比に補正される
クロック信号デューティ比補正回路を提供することにあ
る。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
めの第１の手段は、入力クロック信号よりこの入力クロ
ック信号のパルス幅より短い時間であるｎ時間ごとに順
次遅延させた、ｍ個（ｍは２以上の整数）のクロック信
号を生成し出力するｎステップ遅延回路と、遅延させた
ｍ個のクロック信号が入力されその中から１つのクロッ
ク信号を選択し選択クロック信号として出力する選択回
路と、選択クロック信号をｎ時間だけ遅延させ、ｎ遅延
クロック信号として出力するｎ遅延回路と、ｎ遅延クロ
ック信号および選択クロック信号が入力され、このｎ遅
延クロック信号と選択クロック信号とを論理演算しリセ
ット信号として出力するリセット信号生成回路と、入力
クロック信号がクロック端子へ入力され、リセット信号
がリセット端子へ入力され、この入力クロック信号の立
ち上がりに同期して立ち上がり、このリセット信号の立
ち上がりに同期して立ち下がる補正クロック信号を生成
して出力するフリップフロップ回路と、補正クロック信
号が入力され、この補正クロック信号のデューティ比に
基づいて”Ｈ”レベルあるいは”Ｌ”レベルのカウント
信号を生成して出力するカウント信号生成回路と、カウ
ント信号が入力され、このカウント信号の“Ｈ”レベル
あるいは“Ｌ”レベルによりカウント値をアップあるい
はホールドしカウント値を変更させ、このカウント値を
選択信号として出力するカウンタを備え、選択信号は選
択回路に入力され、この選択回路はこの選択信号に応じ
てｍ個のクロック信号より選択するクロック信号を変更
し出力する機能を有することを特徴とするクロック信号
デューティ比補正回路である。

【００１２】前述の課題を解決するための第２の手段
は、第1の手段におけるカウント信号生成回路が、補正
クロック信号のデューティ比を判定し、この判定結果に
応じたパルス占有率を有するパルス信号を生成し出力す
るデューティ比判定回路と、パルス信号が入力されこの
パルス信号のパルス占有率に応じた値の電圧信号を生成
しレベル信号として出力する電圧変換回路と、レベル信
号の波形を整形する低域通過フィルタと、この整形され
たレベル信号の電圧値を監視し、電圧値に応じて”Ｈ”
レベルあるいは”Ｌ”レベルのカウント信号を生成して
出力する電圧監視回路で構成されることを特徴とする請
求項１記載のクロック信号デューティ比補正回路であ
る。

【００１３】前述の課題を解決するための第３の手段
は、入力クロック信号よりこの入力クロック信号のパル
ス幅より短い時間であるｎ時間ごとに順次遅延させたｍ
個（ｍは２以上の整数）のクロック信号を生成し、ｍ個
のクロック信号より１つのクロック信号を選択し、選択
したクロック信号と、この選択したクロック信号をｎ時
間遅延させた遅延クロック信号とを論理演算し、選択し
たクロック信号の立ち上がりに同期して立ち上がり、遅
延クロック信号の立ち上がりに同期して立ち下がるパル
ス幅ｎのリセット信号を生成し、入力クロック信号の立
ち上がりに同期して立ち上がり、リセット信号の立ち上
がりに同期して立ち下がる補正クロック信号を生成し、
補正クロック信号のデューティ比に基づいて“Ｈ”レベ
ルあるいは“Ｌ”レベルのカウント信号を生成して出力
し、カウント信号が“Ｈ”レベルあるいは“Ｌ”レベル
のときにカウントアップあるいはホールドされるカウン
ト値が、カウントアップされたときは選択したクロック
信号よりさらにｎ時間遅延したクロック信号を選択し、
カウント値がホールドされたときは選択したクロック信
号を選択し続けることを特徴とするクロック信号デュー
ティ比補正方法である。

【００１４】前述の課題を解決するための第４の手段
は、第３の手段におけるカウント信号の生成と出力が、
補正クロック信号のデューティ比を判定し、この判定結
果に応じたパルス占有率を有するパルス信号を生成し、
パルス信号のパルス占有率に応じた電圧値を有する電圧
信号に変換し、この電圧信号の電圧値に応じた２値のレ
ベル信号に変換することにより行われることを特徴とす
る請求項３記載のクロック信号デューティ比補正方法で
ある。

【００１５】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は、本発明の実施例を示
す、クロック信号デューティ比補正回路１０のブロック
図である。このクロック信号デューティ比補正回路１０
は、ｎステップ遅延回路１１、選択回路１２、ｎ遅延回
路１３、リセット信号生成回路１４、Ｄフリップフロッ
プ回路１５、カウント信号生成回路１６、カウンタ１７
より構成される。またリセット信号生成回路１４は、反
転回路１４１、論理積回路１４２より構成され、カウン
ト信号生成回路１６は、デューティ比判定回路１６１、
電圧変換回路１６２、低域通過フィルタ１６３、電圧監
視回路１６４より構成される。

【００１６】ｎステップ遅延回路１１は、入力された入
力クロック信号Ｓ１をｎ時間ごとに順次遅延させ、遅延
させた各クロック信号を出力する。ｎステップ遅延回路
１１より出力された各クロック信号は選択回路１２に入
力される。選択回路１２は、カウンタ１７からの信号が
選択信号Ｓ９として入力され、選択信号Ｓ９のカウント
値によりｎステップ遅延回路１１から入力された各クロ
ック信号のうち１つを選択し出力する。選択回路１２で
選択され出力される選択クロック信号Ｓ２は、ｎ遅延回
路１３、およびリセット信号生成回路１４の一方の端子
へ入力される。ｎ遅延回路１３は、入力された信号をｎ
時間遅延させて出力するものである。ｎ遅延回路１３の
出力である遅延クロック信号Ｓ３は、リセット信号生成
回路１４の他の一方の端子へ入力される。リセット信号
生成回路１４では、選択回路１２からの選択クロック信
号Ｓ２と、その選択クロック信号Ｓ２をｎ時間遅延させ
たｎ遅延回路１３の出力である遅延クロック信号Ｓ３を
反転した信号を、論理積演算することにより、パルス幅
がｎ時間のパルス信号であるリセット信号Ｓ４を生成す
る。リセット信号生成回路１４の出力であるリセット信
号Ｓ４は、Ｄフリップフロップ回路１５のリセット端子
Ｒに入力される。このＤフリップフロップ回路１５のク
ロック端子ＣＫには、入力クロック信号Ｓ１が入力さ
れ、データ端子Ｄは”Ｈ”レベルに固定されている。Ｄ
フリップフロップ回路１５では、入力クロック信号Ｓ１
の立ち上がりに同期して立ち上がり、リセット信号Ｓ４
の立ち上がりに同期して立ち下がる波形をした、デュー
ティ比を補正した補正クロック信号Ｓ５が生成される。
この補正クロック信号Ｓ５は装置内各部へ供給されると
ともに、カウント信号生成回路１６に入力される。

【００１７】カウント信号生成回路１６においては、ま
ず、補正クロック信号Ｓ５がデューティ比判定回路１６
１に入力される。デューティ比判定回路１６１は、入力
された補正クロック信号Ｓ５のデューティ比を、デュー
ティ比判定回路１６１内で予め設定したデューティ比と
比較し、予め設定したデューティ比との間に差があると
きは、その差に基づいたパルス占有率を有するパルス信
号Ｓ６を出力し、予め設定したデューティ比と一致する
場合は、パルス占有率を持たない、すなわち、“Ｌ”レ
ベルの信号Ｓ６を出力する。電圧変換回路１６２は、デ
ューティ比判定回路１６１の出力であるパルス信号Ｓ６
を、その信号のパルス占有率に基づいた電圧値を有する
電圧信号Ｓ７に変換する。低域通過フィルタ１６３は、
電圧信号Ｓ７の波形を整形等するものである。

【００１８】電圧監視回路１６４は、低域通過フィルタ
１６３で波形整形された電圧信号を予め電圧監視回路１
６４内で設定したしきい値電圧と比較して、低域通過フ
ィルタ１６３の出力電圧信号の電圧値が、しきい値電圧
以上の場合は電圧監視回路１６４の出力のレベル信号で
あるカウント信号Ｓ８を”Ｈ”レベルとし、しきい値電
圧未満の場合はカウント信号Ｓ８を”Ｌ”レベルとす
る。カウンタ１７は、カウント信号Ｓ８が”Ｈ”レベル
の期間中は、カウンタ１７の出力である選択信号Ｓ９の
カウント値を一定時間ごとに１カウントアップする。ま
た、カウント信号Ｓ８が”Ｌ”レベルのときカウンタ１
７は、カウントアップを停止する。カウンタ１７の出力
である選択信号Ｓ９は選択回路１２に入力され、選択回
路１２は選択信号Ｓ９のカウント値がカウントアップす
ると、選択回路１２で選択するクロック信号を、現在選
択しているクロック信号よりさらにｎ時間遅延されたク
ロック信号へと変更する。

【００１９】選択回路１２で選択されるクロック信号の
遅延時間が変化することにより、リセット信号生成回路
１４より出力されるリセット信号Ｓ４の立ち上がりタイ
ミングが変化し、Ｄフリップフロップ回路１５より出力
される補正クロック信号Ｓ５のデューティ比が変化す
る。Ｄフリップフロップ回路１５よりデューティ比判定
回路１６１内で設定したデューティ比を有する補正クロ
ック信号Ｓ５が出力されるまで、以上の動作を繰返し、
最終的にはデューティ比判定回路１６１内で設定したデ
ューティ比を有する補正クロック信号Ｓ５が得られる。

【００２０】次に、本実施例の動作について説明する。

【００２１】図２乃至図６は、図１に示したクロック信
号デューティ比補正回路１０の各部の動作を説明する図
である。この説明では、入力クロック信号Ｓ１のデュー
ティ比が２５％であり、デューティ比判定回路１６１内
で設定したデューティ比が５０％の補正クロック信号Ｓ
５を得るまでの場合を示している。

【００２２】図２乃至図５は、選択回路１２で選択し出
力する選択クロック信号Ｓ２の遅延時間がそれぞれ、
ｎ、２ｎ、３ｎ、４ｎの場合を示す。図２乃至図５のＳ
１に示す波形は、クロック信号デューティ比補正回路１
０に入力される入力クロック信号のものである。

【００２３】入力クロック信号Ｓ１は、ｎステップ遅延
回路１１の入力端子ＩＮとＤフリップフロップ回路１５
のクロック端子ＣＫへ入力される。ｎステップ遅延回路
１１に入力された入力クロック信号Ｓ１は、ｎ時間〜８
ｎ時間までｎ時間毎に遅延されて出力され、各々遅延さ
れたクロック信号は選択回路１２に入力される。遅延時
間ｎの時間幅は、入力クロック信号Ｓ１の正パルス幅よ
り小さいものであり、本説明においては遅延時間ｎの時
間幅を入力クロック信号Ｓ１の１周期の１／８としてい
る。選択回路１２は、ｎ時間遅延したクロック信号を選
択することを初期動作とする。

【００２４】図２を用い、その初期動作を説明する。選
択回路１２で選択されたクロック信号は、選択クロック
信号Ｓ２としてｎ遅延回路１３とリセット信号生成回路
１４の一方の入力端子に入力される。ｎ遅延回路１３に
入力された選択クロック信号Ｓ２は、さらにｎ時間遅延
されｎ遅延回路１３の出力信号である遅延クロック信号
Ｓ３として、リセット信号生成回路１４の他の一方の入
力端子に入力される。リセット信号生成回路１４では、
遅延クロック信号Ｓ３の反転信号と選択クロック信号Ｓ
２の論理積演算を行う。リセット信号生成回路１４では
論理積演算の結果としてパルス幅がｎ時間であるパルス
信号が得られ、リセット信号生成回路１４は出力信号と
して、図２に示すリセット信号Ｓ４を出力する。

【００２５】リセット信号Ｓ４は、Ｄフリップフロップ
回路１５のリセット端子Ｒに入力される。データ端子Ｄ
が”Ｈ”レベルに固定され、入力クロック信号Ｓ１がク
ロック端子ＣＫへ、リセット信号Ｓ４がリセット端子Ｒ
へそれぞれ入力されるＤフリップフロップ回路１５の出
力信号は、図２のＳ５に示すように、入力クロック信号
Ｓ１の立ち上がりに同期して立ち上がり、リセット信号
Ｓ４の立ち上がりに同期して立ち下がるパルス波形とな
る。この信号がデューティ比を補正した補正クロック信
号Ｓ５として装置内各部へ供給されるとともに、カウン
ト信号生成回路１６にも入力される。

【００２６】前述したように、この実施例では、デュー
ティ比５０％の補正クロック信号Ｓ５を得ることを目的
としている。初期動作にて得られた補正クロック信号Ｓ
５は、図２の補正クロック信号Ｓ５でありデューティ比
は５０％となっていない。そこで、この補正クロック信
号Ｓ５よりデューティ比が５０％の補正クロック信号Ｓ
５を得る動作を以下に説明する。

【００２７】カウント信号生成回路１６に入力された、
補正クロック信号Ｓ５は、まず、デューティ比判定回路
１６１に入力される。補正クロック信号Ｓ５が入力され
たデューティ比判定回路１６１は、入力された補正クロ
ック信号Ｓ５のデューティ比を、予めデューティ比判定
回路１６１内で設定したデューティ比と比較して、予め
設定したデューティ比との間に差があるときは、その差
に比例した大きさのパルス占有率を有するパルス信号Ｓ
６を出力し、予め設定したデューティ比と一致する場合
は、パルス占有率を持たない、すなわち“Ｌ”レベルの
信号Ｓ６を出力する。

【００２８】図２に示す、補正クロック信号Ｓ５のデュ
ーティ比は、遅延時間ｎの時間幅が入力クロック信号Ｓ
１の１周期の１／８であることより、１２．５％であ
り、説明するクロック信号デューティ比補正回路１０で
得ようとする、補正クロック信号Ｓ５のデューティ比５
０％とは、３７．５％の差がある。

【００２９】補正クロック信号Ｓ５を、デューティ比判
定回路１６１に入力したときのデューティ比判定回路１
６１の出力は、図２のパルス信号Ｓ６に示す波形とな
り、このパルス信号Ｓ６のパルス占有率は７５％となっ
ており、前記デューティ比の差である３７．５％の２倍
となっている。

【００３０】デューティ比判定回路１６１の出力である
パルス信号Ｓ６は、電圧変換回路１６２に入力される。
電圧変換回路１６２は入力されたパルス信号のパルス占
有率に比例した電圧値を有する電圧信号Ｓ７を発生す
る。パルス信号Ｓ６のパルス占有率が１００％のときの
電圧信号Ｓ７の値を５[Ｖ]とすると、いま、図２のパル
ス信号Ｓ６のパルス占有率は７５％であるので、電圧変
換回路１６２が出力する電圧信号Ｓ７の値は３．７５
［Ｖ］となる。この電圧信号Ｓ７は、低域通過フィルタ
１６３を介して電圧監視回路１６４に入力される。低域
通過フィルタ１６３は、電圧信号Ｓ７の波形の急峻な変
化をなだらかにするため、あるいは、電圧信号Ｓ７に含
まれる高周波の雑音を除去するために設けられたもので
ある。

【００３１】電圧監視回路１６４は、入力された電圧信
号Ｓ７の値が、予め電圧監視回路１６４内で設定したし
きい値電圧以上であるか否かを判定する。電圧信号Ｓ７
の値が、しきい値電圧以上である場合は電圧監視回路１
６４はその出力電圧であるカウント信号Ｓ８を”Ｈ”レ
ベルとする。一方、電圧信号Ｓ７の値が、しきい値電圧
未満である場合は、電圧監視回路１６４はカウント信号
Ｓ８を”Ｌ”レベルとする。

【００３２】すなわち、カウント信号生成回路１６は、
入力する補正クロック信号Ｓ５のデューティ比とデュー
ティ比判定回路１６１内で予め設定した目標とするデュ
ーティ比との差が一定以上の場合に、出力であるカウン
ト信号Ｓ８を”Ｈ”レベルとし、一定未満の場合に”
Ｌ”レベルとするものである。

【００３３】カウンタ１７は、カウント信号生成回路１
６の出力であるカウント信号Ｓ８が”Ｈ”レベルのと
き、つまり、補正クロック信号Ｓ５のデューティ比と目
標とするデューティ比の差が一定値以上のとき、出力す
る選択信号Ｓ９のカウント値を１カウントアップし、一
定期間その状態を保持する。また、カウンタ１７は、カ
ウント信号生成回路１６の出力であるカウント信号Ｓ８
が”Ｌ”レベルのとき、つまり、補正クロック信号Ｓ５
のデューティ比と目標とするデューティ比の差が一定値
未満のとき、出力する選択信号Ｓ９のカウント値のカウ
ントアップを中止する。

【００３４】選択信号Ｓ９は選択回路１２に入力されて
おり、カウンタ１７が選択信号Ｓ９のカウント値を１カ
ウントアップすると、選択回路１２では、選択するクロ
ック信号をさらにｎ時間遅延させたクロック信号へと変
更し、カウンタ１７がカウントアップを中止すると選択
回路１２は選択するクロック信号を変更しない。

【００３５】ここで、カウント信号生成回路１６の動作
について説明する。前述したように、電圧変換回路１６
２は、デューティ比判定回路１６１からのパルス信号Ｓ
６のパルス占有率に比例した大きさの電圧値である電圧
信号Ｓ７を発生する。したがって、パルス信号Ｓ６のパ
ルス占有率が０％のとき、電圧変換回路１６２の出力で
ある電圧信号Ｓ７は０［Ｖ］となる。パルス信号Ｓ６の
パルス占有率が０％となるのは、補正クロック信号Ｓ５
のデューティ比がデューティ比判定回路１６１内で予め
設定したデューティ比と一致したときである。

【００３６】つまり、目標とするデューティ比を有する
補正クロック信号Ｓ５が得られたとき、電圧変換回路１
６２の出力である電圧信号Ｓ７の値は０［Ｖ］となる。
しかし、実際には各回路の動作遅延時間の影響や、ｎス
テップ遅延回路１１およびｎ遅延回路１３における、遅
延時間ｎの設定により、補正クロック信号Ｓ５のデュー
ティ比が目標とするデューティ比と完全に一致しない場
合も考えられる。

【００３７】そこで、カウント信号生成回路１６におい
ては、補正クロック信号Ｓ５のデューティ比と目標とす
るデューティ比の差が一定の範囲内に入れば、一致した
とみなして判断させるために、電圧監視回路１６４にお
いて予めしきい値電圧を設定し、電圧変換回路１６２の
出力である電圧信号Ｓ７が、そのしきい値電圧未満の値
ならば、デューティ比が一致したと判断させている。

【００３８】例えば、補正クロック信号Ｓ５のデューテ
ィ比と目標とするデューティ比の差が１％のとき、電圧
変換回路１６２の電圧信号Ｓ７の値は０．１［Ｖ］とな
る。デューティ比の差が１％より小さくならないとき、
電圧信号Ｓ７の値は０．１［Ｖ］以下とはならないの
で、電圧監視回路１６４で設定するしきい値電圧をを
０．２［Ｖ］とし、電圧変換回路１６２の出力である電
圧信号Ｓ７の値が０．２［Ｖ］未満になればデューティ
比が一致したとみなす。

【００３９】次に、目標とするデューティ比を有する補
正クロック信号Ｓ５が得られるまでの、クロック信号デ
ューティ比補正回路１０の各部の動作について説明す
る。

【００４０】本発明のクロック信号デューティ比補正回
路１０の初期動作は、前述したように選択回路１２にお
いて、ｎ時間遅延したクロック信号を選択するものであ
る。この選択して出力した選択クロック信号Ｓ２を処理
して、補正クロック信号Ｓ５のデューティ比を目標とす
る値にするものであり、目標値のデューティ比を有する
補正クロック信号Ｓ５が得られるまで、選択回路１２に
おいて選択するクロック信号を順次変更していくもので
ある。

【００４１】カウンタ１７へ入力されるカウント信号Ｓ
８、カウンタ１７より出力される選択信号Ｓ９と選択ク
ロック信号Ｓ２の遅延時間の関係を示したものが図６で
ある。図６では、選択回路１２の出力である選択クロッ
ク信号Ｓ２の遅延時間がｎ、２ｎ、３ｎのときは、カウ
ント信号Ｓ８が”Ｈ”レベルであり、カウンタ１７は選
択信号Ｓ９のカウント値を一定時間毎にカウントアップ
し、選択クロック信号Ｓ２の遅延時間が４ｎになると、
補正クロック信号Ｓ５のデューティ比と、デューティ比
判定回路１６１内で予め設定したデューティ比との差が
一定未満となりカウント信号Ｓ８が”Ｌ”レベルとな
り、カウント１７のカウントアップが停止したことを示
している。

【００４２】図２は、本発明のクロック信号デューティ
比補正回路１０の初期動作を説明する図であり、既に説
明した。初期動作の結果として、補正クロック信号Ｓ５
のデューティ比は１２．５％であり、目標値とする５０
％ではないので、カウント信号生成回路１６の出力は”
Ｈ”レベルとなり、カウンタ１７は選択信号Ｓ９のカウ
ント値を１カウントアップする。選択信号Ｓ９のカウン
ト値が１カウントアップされることより、選択回路１２
が選択し出力する選択クロック信号Ｓ２は、さらにｎ時
間、すなわち、２ｎ時間遅延された選択クロック信号Ｓ
２に変更される。

【００４３】２ｎ時間遅延された選択クロック信号Ｓ２
が選択されたときの各部の信号波形が、図３に示されて
いる。図３では、選択クロック信号Ｓ２が２ｎ時間遅延
していることにより、リセット信号Ｓ４は、その立ち上
がりタイミングが、入力クロック信号Ｓ１の立ち上がり
タイミングから２ｎ時間遅れたパルス波形となってい
る。これにより、補正クロック信号Ｓ５の立ち下がりタ
イミングも入力クロック信号Ｓ１の立ち上がりタイミン
グから２ｎ時間遅れたものとなり、補正クロック信号Ｓ
５のデューティ比は２５％に改善されている。

【００４４】デューティ比判定回路１６１は、デューテ
ィ比が改善された補正クロック信号Ｓ５のデューティ比
と、目標値とするデューティ比（この説明では５０％）
の差に比例した、パルス占有率を有するパルス信号Ｓ６
を出力する。補正クロック信号Ｓ５のデューティ比は２
５％であり、目標とするデューティ比５０％との差は２
５％である。補正クロック信号Ｓ５のデューティ比が１
２．５％、つまり、目標とするデューティ比５０％との
差が３７．５％のときのパルス信号Ｓ６のパルス占有率
は７５％であったので、この比例関係と同様にデューテ
ィ比判定回路１６１はパルス占有率５０％のパルス信号
Ｓ６を出力する。（図３のパルス信号Ｓ６）。

【００４５】電圧変換回路１６２は、入力されたパルス
信号Ｓ６のパルス占有率に比例した電圧値を有する電圧
信号Ｓ７を出力する。前述したように、パルス占有率１
００％のときの出力電圧の値を５［Ｖ］としたので、パ
ルス占有率５０％のパルス信号Ｓ６を入力された電圧変
換回路１６２は、２．５［Ｖ］の電圧信号Ｓ７を出力す
る。

【００４６】低域通過フィルタ１６３を介して、電圧信
号Ｓ７が入力された電圧監視回路１６４は、予め設定し
たしきい値電圧０．２［Ｖ］より大きいと判断し、カウ
ント信号Ｓ８を”Ｈ”レベルのままにする。カウント信
号Ｓ８の”Ｈ”レベルの状態が続き、一定時間経過する
と、カウンタ１７は選択信号Ｓ９のカウント値を１カウ
ントアップする。選択信号Ｓ９のカウント値が１カウン
トアップされると、選択回路１２が選択し出力する選択
クロック信号Ｓ２は、３ｎ時間遅延された選択クロック
信号Ｓ２に変更される（図４に示される。）図４では、
補正クロック信号Ｓ５のデューティ比は、３７．５％に
改善されている。この改善により、電圧変換回路１６２
の出力である電圧信号Ｓ７の値は１．２５［Ｖ］とな
る。電圧監視回路１６４により、予め設定したしきい値
電圧である０．２［Ｖ］より大きいと判断され、前述し
た動作と同様に、カウンタ１７の出力である選択信号Ｓ
９のカウント値が１カウントアップされ、選択回路１２
からの選択クロック信号Ｓ２は、４ｎ時間遅延された信
号となる（図５に示される）。

【００４７】図５においては、補正クロック信号Ｓ５の
デューティ比は５０％になり、目標とするデューティ比
５０％を有する補正クロック信号Ｓ５が得られた。この
補正クロック信号Ｓ５のデューティ比は、目的とするデ
ューティ比５０％と一致するので、デューティ比判定回
路１６１の出力であるパルス信号Ｓ６は、パルス占有率
が０％、すなわち”Ｌ”レベルの信号となるが、デュー
ティ比判定回路１６１の回路構成によっては、パルス信
号Ｓ６にひげ状のパルスが発生することがある（図５の
信号Ｓ６）。

【００４８】ひげ状のパルス信号Ｓ６を入力された、電
圧変換回路１６２は、０［Ｖ］に近い値の電圧信号Ｓ７
を発生する。この電圧信号Ｓ７を予め設定したしきい値
電圧０．２［Ｖ］と比較すると、電圧信号Ｓ７の値の方
が小さいので、電圧監視回路１６４はカウント信号Ｓ８
を”Ｌ”レベルとする。カウント信号Ｓ８が”Ｌ”レベ
ルとなると、カウンタ１７のカウントアップ動作は中止
され、選択回路１２からの選択クロック信号Ｓ２は変更
されず、以後、得られた目標とするデューティ比を有す
る補正クロック信号Ｓ５にて装置内の各回路が動作する
ことになる。

【００４９】以上述べたように、このクロック信号デュ
ーティ比補正回路１０においては、補正クロック信号Ｓ
５のデューティ比と、目標とするデューティ比の差によ
り、カウンタ１７のカウントアップ動作を制御すること
により、選択クロック信号Ｓ２の遅延時間を変更し、リ
セット信号Ｓ４の立ち上がりタイミングを調整すること
で、補正クロック信号Ｓ５のデューティ比を補正するこ
とができ、遅延時間を設定するジャンパ線が不要にな
る。さらに、ｎステップ遅延回路１１およびｎ遅延回路
の遅延時間の幅を小さくすることにより、目的とする補
正クロック信号Ｓ５のデューティ比の微調整が可能とな
る。

【００５０】

【発明の効果】本発明によれば、所望のデューティ比を
有する補正されたクロック信号を得ることができ、さら
に、デューティ比補正幅を細かく設定できるクロック信
号デューティ比補正回路を提供することができる。

【図面の簡単な説明】

【図1】本発明の実施例を示すクロック信号デューティ
比補正回路のブロック図である。

【図２】選択クロック信号Ｓ２の遅延時間がｎの場合の
本発明実施例の動作を説明するタイミングチャートであ
る。

【図３】選択クロック信号Ｓ２の遅延時間が２ｎの場合
の本発明実施例の動作を説明するタイミングチャートで
ある。

【図４】選択クロック信号Ｓ２の遅延時間が３ｎの場合
の本発明実施例の動作を説明するタイミングチャートで
ある。

【図５】選択クロック信号Ｓ２の遅延時間が４ｎの場合
の本発明実施例の動作を説明するタイミングチャートで
ある。

【図６】カウンタ１７のカウントアップの状態を示すタ
イミングチャートである。

【図７】従来のクロック信号デューティ比補正回路のブ
ロック図である。

【図８】従来のクロック信号デューティ比補正回路の動
作を示すタイミングチャートである。

【符号の説明】

１０、７０…………クロック信号デューティ比補正回路 １１、７１…………ｎステップ遅延回路 １２…………選択回路 １３…………ｎ遅延回路 １４…………リセット信号生成回路 １５、７７…………Ｄフリップフロップ １６…………カウント信号生成回路 １６１…………デューティ比判定回路 １６２…………電圧変換回路 １６３…………低域通過フィルタ １６４…………電圧監視回路 １７…………カウンタ ７２，７３，７５…………ジャンパ ７４…………ｍステップ遅延回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号よりこの入力クロック
   信号のパルス幅より短い時間であるｎ時間ごとに順次遅
   延させた、ｍ個（ｍは２以上の整数）のクロック信号を
   生成し出力するｎステップ遅延回路と、 前記遅延させたｍ個のクロック信号が入力されその中か
   ら１つのクロック信号を選択し選択クロック信号として
   出力する選択回路と、 前記選択クロック信号をｎ時間だけ遅延させ、ｎ遅延ク
   ロック信号として出力するｎ遅延回路と、 前記ｎ遅延クロック信号および前記選択クロック信号が
   入力され、このｎ遅延クロック信号と選択クロック信号
   とを論理演算しリセット信号として出力するリセット信
   号生成回路と、 前記入力クロック信号がクロック端子へ入力され、前記
   リセット信号がリセット端子へ入力され、この入力クロ
   ック信号の立ち上がりに同期して立ち上がり、このリセ
   ット信号の立ち上がりに同期して立ち下がる補正クロッ
   ク信号を生成して出力するフリップフロップ回路と、 前記補正クロック信号が入力され、この補正クロック信
   号のデューティ比に基づいて”Ｈ”レベルあるいは”
   Ｌ”レベルのカウント信号を生成して出力するカウント
   信号生成回路と、 前記カウント信号が入力され、このカウント信号の
   “Ｈ”レベルあるいは“Ｌ”レベルによりカウント値を
   アップあるいはホールドしカウント値を変更させ、この
   カウント値を選択信号として出力するカウンタを備え、 前記選択信号は前記選択回路に入力され、この選択回路
   はこの選択信号に応じて前記ｍ個のクロック信号より選
   択するクロック信号を変更し出力する機能を有すること
   を特徴とするクロック信号デューティ比補正回路。
2. 【請求項２】 前記カウント信号生成回路が、 前記補正クロック信号のデューティ比を判定し、この判
   定結果に応じたパルス占有率を有するパルス信号を生成
   し出力するデューティ比判定回路と、 前記パルス信号が入力されこのパルス信号のパルス占有
   率に応じた値の電圧信号を生成しレベル信号として出力
   する電圧変換回路と、 前記レベル信号の波形を整形する低域通過フィルタと、 この整形されたレベル信号の電圧値を監視し、電圧値に
   応じて”Ｈ”レベルあるいは”Ｌ”レベルのカウント信
   号を生成して出力する電圧監視回路で構成されることを
   特徴とする請求項１記載のクロック信号デューティ比補
   正回路。
3. 【請求項３】 入力クロック信号よりこの入力クロック
   信号のパルス幅より短い時間であるｎ時間ごとに順次遅
   延させたｍ個（ｍは２以上の整数）のクロック信号を生
   成し、 前記ｍ個のクロック信号より１つのクロック信号を選択
   し、 前記選択したクロック信号と、この選択したクロック信
   号をｎ時間遅延させた遅延クロック信号とを論理演算
   し、前記選択したクロック信号の立ち上がりに同期して
   立ち上がり、前記遅延クロック信号の立ち上がりに同期
   して立ち下がるパルス幅ｎのリセット信号を生成し、 前記入力クロック信号の立ち上がりに同期して立ち上が
   り、前記リセット信号の立ち上がりに同期して立ち下が
   る補正クロック信号を生成し、 前記補正クロック信号のデューティ比に基づいて“Ｈ”
   レベルあるいは“Ｌ”レベルのカウント信号を生成して
   出力し、 前記カウント信号が“Ｈ”レベルあるいは“Ｌ”レベル
   のときにカウントアップあるいはホールドされるカウン
   ト値が、カウントアップされたときは前記選択したクロ
   ック信号よりさらにｎ時間遅延したクロック信号を選択
   し、前記カウント値がホールドされたときは前記選択し
   たクロック信号を選択し続けることを特徴とするクロッ
   ク信号デューティ比補正方法。
4. 【請求項４】 前記カウント信号の生成と出力が、 前記補正クロック信号のデューティ比を判定し、この判
   定結果に応じたパルス占有率を有するパルス信号を生成
   し、前記パルス信号のパルス占有率に応じた電圧値を有
   する電圧信号に変換し、この電圧信号の電圧値に応じた
   ２値のレベル信号に変換することにより行われることを
   特徴とする請求項３記載のクロック信号デューティ比補
   正方法。