KR20070121179A - 지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티사이클 보정 방법 - Google Patents

지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티사이클 보정 방법 Download PDF

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Abstract

지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법이 개시된다. 본 발명에 따른 듀티 사이클 보정 회로는 외부클럭의 듀티 사이클을 보정하여, 디지털 보정클럭을 출력한다. 본 발명에 따른 듀티 사이클 보정 회로는 듀티 사이클 검출부, 아날로그 듀티 사이클 보정부 및 디지털 듀티 사이클 보정부를 구비한다. 듀티 사이클 검출부는 상기 디지털 보정클럭의 듀티 사이클을 검출한다. 아날로그 듀티 사이클 보정부는 출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력한다. 디지털 듀티 사이클 보정부는 상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력한다. 디지털 듀티 사이클 보정부는 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절한다. 본 발명에 따른 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법은 보정클럭의 상승 에지 또는 하강 에지 중의 하나를 고정시킬 수 있는 장점이 있다. 또한, 본 발명에 따른 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법은 듀티 사이클을 보정하는 과정에서의 전류 소비량을 감소시킬 수 있는 장점이 있다.

Description

지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법{Duty cycle correction circuit and method using delay cells}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 아날로그 듀티 사이클 보정회로를 나타내는 회로도이다.
도 2는 본 발명에 따른 듀티 사이클 보정 회로를 개략적으로 나타내는 도면이다.
도 3(a)는 도 2의 디지털 듀티 사이클 보정부의 제1실시예를 나타내는 블록도이다.
도 3(b)는 도 2의 디지털 듀티 사이클 보정부의 제2실시예를 나타내는 블록도이다.
도 3(c), (d)는 도 3(a), (b)의 디지털 듀티 사이클 보정부의 동작을 나타내는 타이밍도이다.
도 3(e)는 도 3(a), (b)의 디지털 듀티 사이클 보정부가 에지 조절용 지연부를 더 구비하는 경우의 동작을 나타내는 타이밍도이다.
도 4는 도 3(a), (b)의 지연부에 포함되는 지연 셀들의 제1실시예를 나타내는 회로도이다.
도 5는 도 3(a), (b)의 지연부에 포함되는 지연 셀들의 제2실시예를 나타내는 회로도이다.
도 6은 본 발명에 따른 듀티 사이클 보정 방법을 나타내는 순서도이다.
본 발명은 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법에 관한 것으로써, 특히 지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법에 관한 것이다.
DRAM(Rambus Dynamic Random Access Memory), DDR(Double Data Rate) 메모리와 같은 반도체 메모리 장치, 비디오 신호, 오디오 신호를 처리하는 시스템, 또는 통신 시스템 등 대부분의 시스템에는, 정확한 클럭 신호를 만들기 위하여 듀티 싸이클 보정 회로가 이용된다. 듀티 싸이클 보정 회로는 입력 클럭 신호를 처리하여 일정 듀티 사이클을 가지는 새로운 클럭 신호를 생성한다. 듀티 사이클을 어떤 클럭 신호에 대하여 논리 하이 상태의 펄스 폭이 가지는 시간을 클럭 신호의 주기로 나눈 값을 백분율(%)로 나타낸 값이다. 일반적으로 시스템에서 필요한 클럭은 50%의 듀티 사이클을 가져야 한다. 특히, 시스템의 정상적인 동작 보장을 위하여, 듀티 싸이클 보정 회로가 생성하는 클럭 신호의 듀티 사이클을 일정해야 한다.
도 1은 일반적인 아날로그 듀티 사이클 보정회로를 나타내는 회로도이다.
도 1을 참조하면, 일반적인 아날로그 듀티 사이클 보정회로(100)는 차동 증 폭기(Differential Amplifier) 회로를 이용하여 구현된다. 일반적인 아날로그 듀티 사이클 보정회로(100)는 외부 클럭(ECLK)과 반전된 외부 클럭(ECLKB)을 수신하여, 차동 증폭기의 공통 모드(Common Mode)를 조절한다. 그럼으로써, 외부 클럭(ECLK)과 반전된 외부 클럭(ECLKB)의 듀티 사이클을 보정하여, 보정클럭(ICLK, ICLKB)으로 출력한다.
그런데, 일반적인 아날로그 듀티 사이클 보정회로(100)는 차동 증폭기의 공통 모드(Common Mode)를 조절하기 위하여, 출력 노드의 전류량을 조절한다. 그에 따라, 전류 소비량이 커지는 문제가 생긴다. 특히, 외부 클럭(ECLK)의 듀티 사이클이 과도하게 어긋나 있는 경우, 전류 소비량이 급격하게 커지는 문제가 있다. 심지어, 듀티 사이클 보정이 불가능해지는 상황이 발생할 수도 있다.
또한, 일반적인 아날로그 듀티 사이클 보정회로(100)는 듀티 사이클 보정을 수행할 때, 외부 클럭(ECLK)의 상승 에지(rising edge)와 하강 에지(falling edge)를 모두 변경시킨다. 그에 따라, 보정클럭(ICLK, ICLKB)의 지터(jitter) 특성이 악화되는 문제가 생긴다.
본 발명이 이루고자 하는 기술적 과제는 지연 셀들을 이용하여 듀티 사이클 보정을 수행하는 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 아날로그 듀티 사이클 보정을 수행한 다음에, 디지털 듀티 사이클 보정을 수행하는 듀티 사이클 보정 회로 및 듀 티 사이클 보정 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 듀티 사이클 보정 회로는 외부클럭의 듀티 사이클을 보정하여, 디지털 보정클럭을 출력한다. 본 발명에 따른 듀티 사이클 보정 회로는 듀티 사이클 검출부, 아날로그 듀티 사이클 보정부 및 디지털 듀티 사이클 보정부를 구비한다.
듀티 사이클 검출부는 상기 디지털 보정클럭의 듀티 사이클을 검출한다. 아날로그 듀티 사이클 보정부는 출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력한다. 디지털 듀티 사이클 보정부는 상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력한다. 디지털 듀티 사이클 보정부는 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절한다.
디지털 듀티 사이클 보정부는 지연부 및 클럭 논리연산부를 구비할 수 있다. 지연부는 상기 아날로그 보정클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력한다. 클럭 논리연산부는 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생한다.
클럭 논리연산부는 상기 아날로그 보정클럭의 듀티 사이클을 증가시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 OR 연산 또는 NOR 연 산하고, 상기 아날로그 보정클럭의 듀티 사이클을 감소시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 AND 연산 또는 NAND 연산할 수 있다.
디지털 듀티 사이클 보정부는 에지 조절용 지연부를 더 구비할 수 있다. 에지 조절용 지연부는 상기 제1지연시간과 서로 다른 크기를 갖는 제2지연시간만큼 상기 아날로그 보정클럭을 지연시켜서 제2지연 보정클럭으로 출력한다. 클럭 논리연산부는 상기 제1지연 보정클럭과 상기 제2지연 보정클럭을 논리 연산하여 상기 디지털 보정클럭을 발생한다.
상기 제2지연시간은 상기 제1지연시간보다 큰 것이 바람직하다.
지연부는 상기 아날로그 보정클럭을 서로 다른 시간만큼 지연시킨 2개 이상의 지연클럭들을 출력할 수 있다. 클럭 논리연산부는 상기 지연클럭들을 서로 논리 연산하여 상기 디지털 보정클럭을 발생할 수 있다.
상기 지연부는, 직렬로 연결되며, 입력되는 클럭을 서로 다른 지연시간만큼 지연시켜서 출력하는 복수개의 지연 셀들을 구비할 수 있다. 상기 지연 셀들은 상기 듀티 사이클 검출부가 출력하는 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 입력되는 클럭의 지연 여부를 결정할 수 있다.
본 발명의 다른 면에 따른 듀티 사이클 보정 회로는 지연부 및 클럭 논리연산부를 구비한다. 지연부는 외부클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력한다. 클럭 논리연산부는 상기 제1지연 보정클럭과 상기 외부클럭을 논리 연산하여, 디지털 보정클럭을 발생한다.
본 발명에 따른 듀티 사이클 보정 방법은 외부클럭의 듀티 사이클을 보정하 여 디지털 보정클럭을 출력하는 듀티 사이클 보정 방법이다. 본 발명에 따른 듀티 사이클 보정 방법은 듀티 사이클 검출 단계, 아날로그 듀티 사이클 보정 단계 및 디지털 듀티 사이클 보정 단계를 구비한다.
듀티 사이클 검출 단계는 상기 보정클럭의 듀티 사이클을 검출한다. 아날로그 듀티 사이클 보정 단계는 출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력한다. 디지털 듀티 사이클 보정 단계는 상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력한다. 디지털 듀티 사이클 보정 단계는 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여 상기 디지털 보정클럭을 발생시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 듀티 사이클 보정 회로를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명에 따른 듀티 사이클 보정 회로(200)는 듀티 사이 클 검출부(250), 아날로그 듀티 사이클 보정부(210) 및 디지털 듀티 사이클 보정부(300)를 구비한다.
듀티 사이클 검출부(250)는 디지털 보정클럭(OCLK/OCLKB)의 듀티 사이클을 검출하여, 디지털 보정클럭(OCLK/OCLKB)의 듀티 사이클의 디지털 값(Q/QB)을 출력한다. 아날로그 듀티 사이클 보정부(210)는 출력 노드(ONODE)로부터 유출되는 전류량을 조절함으로써 외부클럭(ECLK/ECLKB)의 듀티 사이클을 보정하여, 출력 노드(ONODE)를 통하여 아날로그 보정클럭(ICLK/ICLKB)을 출력한다.
디지털 듀티 사이클 보정부(300)는 아날로그 듀티 사이클 보정부(210)로부터 아날로그 보정클럭(ICLK/ICLKB)을 수신한다. 그 다음, 디지털 보정클럭(OCLK/OCLKB)의 듀티 사이클의 디지털 값(Q/QB)에 응답하여, 아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 조절하여 디지털 보정클럭(OCLK/OCLKB)으로 출력한다. 디지털 듀티 사이클 보정부(300)는 아날로그 보정클럭(ICLK/ICLKB)을 지연시킨 클럭을 이용하여 아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 조절한다.
도 3(a)는 도 2의 디지털 듀티 사이클 보정부의 제1실시예를 나타내는 블록도이다.
도 3(a)를 참조하면, 제1실시예에 따른 디지털 듀티 사이클 보정부(300A)는 지연부(312) 및 클럭 논리연산부(314)를 구비한다. 지연부(312)는 아날로그 보정클럭(ICLK/ICLKB)을 제1지연시간(D1)만큼 지연시켜서 제1지연 보정클럭(DCLK1/DCLKB1)으로 출력한다. 클럭 논리연산부(314)는 제1지연 보정클럭(DCLK1/DCLKB1)과 아날로그 보정클럭(ICLK/ICLKB)을 논리 연산하여, 디지털 보정 클럭(OCLK/OCLKB)을 발생한다.
도 3(c), (d)는 도 3(a)의 디지털 듀티 사이클 보정부의 동작을 나타내는 타이밍도이다.
도 3(c)를 참조하면, 아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 증가시켜야 하는 경우, 클럭 논리연산부(314)는 제1지연 보정클럭(DCLK1/DCLKB1)과 아날로그 보정클럭(ICLK/ICLKB)을 OR 연산 또는 NOR 연산한다. 그에 따라, 클럭 논리연산부(314)는 듀티 사이클이 증가된 디지털 보정클럭(OCLK/OCLKB)을 출력한다. 반면에, 도 3(d)를 참조하면, 아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 감소시켜야 하는 경우, 클럭 논리연산부(314)는 제1지연 보정클럭(DCLK1/DCLKB1)과 아날로그 보정클럭(ICLK/ICLKB)을 AND 연산 또는 NAND 연산한다. 그에 따라, 클럭 논리연산부(314)는 듀티 사이클이 감소된 디지털 보정클럭(OCLK/OCLKB)을 출력한다.
다시 도 3(a)를 참조하면, 제1실시예에 따른 디지털 듀티 사이클 보정부(300A)는 엣지 조절용 지연부(316)를 더 구비할 수 있다. 엣지 조절용 지연부(316)는 제2지연시간(D2)만큼 아날로그 보정클럭(ICLK/ICLKB)을 지연시켜서 제2지연 보정클럭(DCLK2/DCLKB2)으로 출력한다. 제2지연시간(D2)은 제1지연시간(D1)과 서로 다른 크기를 갖는 것이 바람직하다. 클럭 논리연산부(314)는 제1지연 보정클럭(DCLK1/DCLKB1)과 제2지연 보정클럭(DCLK2/DCLKB2)을 논리 연산하여 디지털 보정클럭(OCLK/OCLKB)을 발생한다. 제2지연시간(D2)은 제1지연시간(D1)보다 큰 것이 바람직하다.
도 3(e)는 도 3(a)의 디지털 듀티 사이클 보정부가 에지 조절용 지연부를 더 구비하는 경우의 동작을 나타내는 타이밍도이다.
도 3(e)를 참조하면, 클럭 논리연산부(314)가 출력하는 디지털 보정클럭(OCLK/OCLKB)과 에지 조절용 지연부(316)가 출력하는 제2지연 보정클럭(DCLK2/DCLKB2)의 상승 에지는 서로 동일한 타이밍에서 발생한다. 반면에, 도 3(d)를 참조하면, 디지털 듀티 사이클 보정부(300A)가 에지 조절용 지연부(316)를 구비하지 않는 경우에는, 디지털 보정클럭(OCLK/OCLKB)과 아날로그 보정클럭(ICLK/ICLKB)의 상승 에지는 서로 다른 타이밍에서 발생한다.
좀 더 설명하면, 제1지연시간(D1)은 디지털 보정클럭(OCLK/OCLKB)의 듀티 사이클 값(Q/QB)에 따라 동적으로 변화한다. 그러므로, 디지털 듀티 사이클 보정부(300A)가 에지 조절용 지연부(316)를 구비하지 않는 경우, 디지털 보정클럭(OCLK/OCLKB)의 상승 에지는 듀티 사이클 값(Q/QB)에 따라 동적으로 변화한다. 반면에, 디지털 듀티 사이클 보정부(300A)가 에지 조절용 지연부(316)를 구비하는 경우, 디지털 보정클럭(OCLK/OCLKB)의 상승 에지를 제2지연 보정클럭(DCLK2/DCLKB2)의 상승 에지에 맞추어 고정시킬 수 있다. 여기에서, 제2지연 보정클럭(DCLK2/DCLKB2)의 제2지연시간(D2)은 동적으로 변하는 값이 아니고, 외부에서 세팅할 수 있는 값이다. 그러므로, 디지털 보정클럭(OCLK/OCLKB)의 상승 에지가 동적으로 변화하지 않도록 할 수 있다.
도 3(b)는 도 2의 디지털 듀티 사이클 보정부의 제2실시예를 나타내는 블록도이다.
도 3(b)를 참조하면, 제2실시예에 따른 디지털 듀티 사이클 보정부(300B)는 제1듀티사이클 보정부(310) 및 제2듀티사이클 보정부(320)를 구비한다. 제1듀티사이클 보정부(310)는 제1지연부(322) 및 제1클럭 논리연산부(324)를 구비할 수 있다. 제2듀티사이클 보정부(320)는 제2지연부(332) 및 제2클럭 논리연산부(334)를 구비할 수 있다. 제1지연부(322)는 아날로그 보정클럭(ICLK/ICLKB)을 제3지연시간(D3)만큼 지연시켜서 제3지연 보정클럭(DCLK3/DCLKB3)으로 출력한다. 제1클럭 논리연산부(324)는 제3지연 보정클럭(DCLK3/DCLKB3)과 아날로그 보정클럭(ICLK/ICLKB)을 논리 연산하여, 프리 디지털 보정클럭(PCLK/PCLKB)을 발생한다. 제2지연부(332)는 프리 디지털 보정클럭(PCLK/PCLKB)을 제4지연시간(D4)만큼 지연시켜서 제4지연 보정클럭(DCLK4/DCLKB4)으로 출력한다. 제2클럭 논리연산부(334)는 제4지연 보정클럭(DCLK4/DCLKB4)과 프리 디지털 보정클럭(PCLK/PCLKB)을 논리 연산하여, 디지털 보정클럭(OCLK/OCLKB)을 발생한다.
아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 증가시켜야 하는 경우, 제1클럭 논리연산부(324)는 제3지연 보정클럭(DCLK3/DCLKB3)과 아날로그 보정클럭(ICLK/ICLKB)을 OR 연산 또는 NOR 연산한다. 아날로그 보정클럭(ICLK/ICLKB)의 듀티 사이클을 감소시켜야 하는 경우, 제2클럭 논리연산부(334)는 제4지연 보정클럭(DCLK4/DCLKB4)과 프리 디지털 보정클럭(PCLK/PCLKB)을 AND 연산 또는 NAND 연산한다.
제1듀티사이클 보정부(310) 및 제2듀티사이클 보정부(320)의 동작은 도 3(c), (d)에 도시되어 있다. 제1듀티사이클 보정부(310) 및 제2듀티사이클 보정부(320)의 동작은, 앞서 설명된 제1실시예에 따른 디지털 듀티 사이클 보정 부(300A)의 동작과 유사하므로, 그에 대한 자세한 설명은 생략된다.
제2듀티사이클 보정부(320)는 에지 조절용 지연부(336)을 더 구비할 수 있다. 에지 조절용 지연부(336)는 아날로그 보정클럭(ICLK/ICLKB)을 제5지연시간(D5)만큼 지연시켜서 제5지연 보정클럭(DCLK5/DCLKB5)으로 출력한다. 제5지연시간(D5)은 제4지연시간(D4)과 서로 다른 크기를 갖는 것이 바람직하다. 제2클럭 논리연산부(334)는 제4지연 보정클럭(DCLK4/DCLKB4)과 제5지연 보정클럭(DCLK6/DCLKB6)을 논리 연산하여 디지털 보정클럭(OCLK/OCLKB)을 발생한다. 에지 조절용 지연부(336)의 동작은, 앞서 설명된 제1실시예에 따른 디지털 듀티 사이클 보정부(300A)의 에지 조절용 지연부(316)의 동작과 유사하므로, 그에 대한 자세한 설명은 생략된다.
도 4는 도 3(a), (b)의 지연부에 포함되는 지연 셀들의 제1실시예를 나타내는 회로도이다.
도 5는 도 3(a), (b)의 지연부에 포함되는 지연 셀들의 제2실시예를 나타내는 회로도이다.
도 4 및 도 5를 참조하면, 지연부(312, 322, 332)는 복수개의 지연 셀들(DC41~DC43 또는 DC51~DC54)을 구비할 수 있다. 복수개의 지연 셀들(DC41~DC43 또는 DC51~DC54)은 직렬로 서로 연결되며, 입력되는 클럭을 서로 다른 지연시간만큼 지연시켜서 출력한다. 또한, 복수개의 지연 셀들(DC41~DC43 또는 DC51~DC54)은 듀티 사이클 검출부가 출력하는 디지털 보정클럭(OCLK/OCLKB)의 듀티 사이클의 디지털 값(Q/QB)에 응답하여 입력되는 클럭의 지연 여부를 결정한다.
예를 들어, 도 4의 첫 번째 지연 셀(DC41)은 듀티 사이클의 디지털 값(Q/QB) 의 최상위 비트값에 따라, 트랜지스터들(P41, N41)을 턴-온 또는 턴-오프시킴으로써, 입력되는 클럭의 지연 여부를 결정할 수 있다. 또한, 도 5의 세 번째 지연 셀(DC53)은 듀티 사이클의 디지털 값(Q/QB)의 상위 3번째 비트값에 따라, 트랜지스터들(P531, N531)을 턴-온 또는 턴-오프시킴으로써, 입력되는 클럭의 지연 여부를 결정할 수 있다.
도 4의 지연 셀들(DC41~DC43)은 서로 다른 용량을 가지는 캐패시터들을 이용하여, 입력되는 클럭을 서로 다른 시간만큼 지연시킨다. 예를 들어, 첫 번째 지연 셀(DC41)의 캐패시터들(C411, C412)은 1C만큼의 용량을 가지고, 두 번째 지연 셀(DC42)의 캐패시터들(C421, C422)은 2C만큼의 용량을 가진다. 그러므로, 첫 번째 지연 셀(DC41)과 두 번째 지연 셀(DC42)은 입력되는 클럭을 서로 다른 시간만큼 지연시킬 수 있다.
도 5의 지연 셀들(DC51~DC54)은 서로 다른 스트렝스(Strength)를 가지는 드라이버(예를 들어, P522, N522)를 이용하여, 입력되는 클럭을 서로 다른 시간만큼 지연시킨다. 예를 들어, 두 번째 지연 셀(DC52)의 드라이버(P522, N522)는 첫 번째 지연 셀(DC51)의 드라이버(P512, N512)에 비하여, N(N은 자연수)배의 스트렝스를 가진다. 그러므로, 첫 번째 지연 셀(DC51)과 두 번째 지연 셀(DC52)은 입력되는 클럭을 서로 다른 시간만큼 지연시킬 수 있다.
도 6은 본 발명에 따른 듀티 사이클 보정 방법을 나타내는 순서도이다.
도 6을 참조하면, 본 발명에 따른 듀티 사이클 보정 방법(600)은 외부클럭의 듀티 사이클을 보정하여 디지털 보정클럭을 출력하는 듀티 사이클 보정 방법이다. 본 발명에 따른 듀티 사이클 보정 방법(600)은 듀티 사이클 검출 단계(S610), 아날로그 듀티 사이클 보정 단계(S630) 및 디지털 듀티 사이클 보정 단계(S640)를 구비한다.
듀티 사이클 검출 단계(S610)는 상기 보정클럭의 듀티 사이클을 검출한다. 아날로그 듀티 사이클 보정 단계(S630)는 출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력한다. 디지털 듀티 사이클 보정 단계(S640)는 상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값(Q/QB)에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력한다. 디지털 듀티 사이클 보정 단계(S640)는 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여 상기 디지털 보정클럭을 발생시킨다.
디지털 듀티 사이클 보정 단계(S640)는 지연 단계(S650) 및 클럭 논리연산 단계(S690)를 구비할 수 있다. 지연 단계(S650)는 상기 아날로그 보정클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력한다. 클럭 논리연산 단계(S690)는 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생한다.
본 발명에 따른 듀티 사이클 보정 방법(600)은 엣지 조절용 지연 단계(S670)를 더 구비할 수 있다. 엣지 조절용 지연 단계(S670)는 상기 제1지연시간과 서로 다른 크기를 갖는 제2지연시간만큼 상기 아날로그 보정클럭을 지연시켜서 제2지연 보정클럭으로 출력한다. 클럭 논리연산 단계(S690)는 상기 제1지연 보정클럭과 상 기 제2지연 보정클럭을 논리 연산하여 디지털 보정클럭을 발생한다.
본 발명에 따른 듀티 사이클 보정 방법(600)은 앞서 설명된 본 발명에 따른 듀티 사이클 보정 회로(200)와 기술적 사상이 동일하며, 본 발명에 따른 본 발명에 따른 듀티 사이클 보정 회로(200)의 구성에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 듀티 사이클 보정 방법(600)에 대해서 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법은 지연 셀들을 이용하여 듀티 사이클 보정을 수행함으로써, 보정클럭의 상승 에지 또는 하강 에지 중의 하나를 고정시킬 수 있고, 그에 따라, 보정클럭의 지터 특성을 향상시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법은 아날로그 듀티 사이클 보정을 수행한 다음에 디지털 듀티 사이클 보정을 수행함으 로써, 듀티 사이클을 보정하는 과정에서의 전류 소비량을 감소시킬 수 있는 장점이 있다.

Claims (20)

  1. 외부클럭의 듀티 사이클을 보정하여, 디지털 보정클럭을 출력하는 듀티 사이클 보정 회로에 있어서,
    상기 디지털 보정클럭의 듀티 사이클을 검출하는 듀티 사이클 검출부;
    출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력하는 아날로그 듀티 사이클 보정부; 및
    상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력하는 디지털 듀티 사이클 보정부를 구비하고,
    상기 디지털 듀티 사이클 보정부는, 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서, 상기 디지털 듀티 사이클 보정부는,
    상기 아날로그 보정클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력하는 지연부; 및
    상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생하는 클럭 논리연산부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제2항에 있어서, 상기 클럭 논리연산부는,
    상기 아날로그 보정클럭의 듀티 사이클을 증가시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 OR 연산 또는 NOR 연산하고,
    상기 아날로그 보정클럭의 듀티 사이클을 감소시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 AND 연산 또는 NAND 연산하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제2항에 있어서, 상기 디지털 듀티 사이클 보정부는,
    상기 제1지연시간과 서로 다른 크기를 갖는 제2지연시간만큼 상기 아날로그 보정클럭을 지연시켜서 제2지연 보정클럭으로 출력하는 에지 조절용 지연부를 더 구비하고,
    상기 클럭 논리연산부는, 상기 제1지연 보정클럭과 상기 제2지연 보정클럭을 논리 연산하여 상기 디지털 보정클럭을 발생하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제4항에 있어서, 상기 제2지연시간은,
    상기 제1지연시간보다 큰 것을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제1항에 있어서, 상기 디지털 듀티 사이클 보정부는,
    상기 아날로그 보정클럭을 서로 다른 시간만큼 지연시킨 2개 이상의 지연클럭들을 출력하는 지연부; 및
    상기 지연클럭들을 서로 논리 연산하여 상기 디지털 보정클럭을 발생하는 클럭 논리연산부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제1항에 있어서, 상기 디지털 듀티 사이클 보정부는,
    입력되는 클럭의 듀티 사이클을 증가시켜서 출력하는 제1듀티사이클 보정부; 및
    입력되는 클럭의 듀티 사이클을 감소켜서 출력하는 제2듀티사이클 보정부를 구비하고,
    상기 제1듀티사이클 보정부는,
    상기 아날로그 보정클럭을 제3지연시간만큼 지연시켜서 제3지연 보정클럭으로 출력하는 제1지연부; 및
    상기 제3지연 보정클럭과 상기 아날로그 보정클럭을 논리 연산하여, 프리 디지털 보정클럭을 발생하는 제1클럭 논리연산부를 구비하며,
    상기 제2듀티사이클 보정부는,
    상기 프리 디지털 보정클럭을 제4지연시간만큼 지연시켜서 제4지연 보정클럭으로 출력하는 제2지연부; 및
    상기 제4지연 보정클럭과 상기 프리 디지털 보정클럭을 논리 연산하여, 디지 털 보정클럭을 발생하는 제2클럭 논리연산부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 제7항에 있어서,
    상기 아날로그 보정클럭의 듀티 사이클을 증가시켜야 하는 경우,
    상기 제1클럭 논리연산부는, 상기 제3지연 보정클럭과 상기 아날로그 보정클럭을 OR 연산 또는 NOR 연산하고,
    상기 아날로그 보정클럭의 듀티 사이클을 감소시켜야 하는 경우,
    상기 제2클럭 논리연산부는, 상기 제4지연 보정클럭과 상기 프리 디지털 보정클럭을 AND 연산 또는 NAND 연산하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제7항에 있어서, 상기 제2듀티사이클 보정부는,
    상기 제4지연시간과 서로 다른 크기를 갖는 제5지연시간만큼 상기 아날로그 보정클럭을 지연시켜서 제5지연 보정클럭으로 출력하는 에지 조절용 지연부를 더 구비하고,
    상기 제2클럭 논리연산부는, 상기 제4지연 보정클럭과 상기 제5지연 보정클럭을 논리 연산하여 상기 디지털 보정클럭을 발생하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 제2항 및 제6항 중 어느 하나의 항에 있어서, 상기 지연부는,
    직렬로 연결되며, 입력되는 클럭을 서로 다른 지연시간만큼 지연시켜서 출력하는 복수개의 지연 셀들을 구비하고,
    상기 지연 셀들은, 상기 듀티 사이클 검출부가 출력하는 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 입력되는 클럭의 지연 여부를 결정하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 외부클럭의 듀티 사이클을 보정하여, 디지털 보정클럭으로 출력하는 듀티 사이클 보정 회로에 있어서,
    상기 외부클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력하는 지연부; 및
    상기 제1지연 보정클럭과 상기 외부클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생하는 클럭 논리연산부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  12. 제11항에 있어서, 상기 클럭 논리연산부는,
    상기 아날로그 보정클럭의 듀티 사이클을 증가시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 OR 연산 또는 NOR 연산하고,
    상기 아날로그 보정클럭의 듀티 사이클을 감소시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 AND 연산 또는 NAND 연산하는 것을 특징 으로 하는 듀티 사이클 보정 회로.
  13. 제11항에 있어서,
    상기 아날로그 보정클럭을 제2지연시간만큼 지연시켜서 제2지연 보정클럭으로 출력하는 에지 조절용 지연부를 더 구비하고,
    상기 제1지연시간과 상기 제2지연시간은 서로 다른 크기의 시간인 것을 특징으로 하는 듀티 사이클 보정 회로.
  14. 제11항에 있어서, 상기 디지털 듀티 사이클 보정부는,
    상기 아날로그 보정클럭을 서로 다른 시간만큼 지연시킨 2개 이상의 지연클럭들을 출력하는 지연부; 및
    상기 지연클럭들을 서로 논리 연산하여 상기 디지털 보정클럭을 발생하는 클럭 논리연산부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  15. 제11항 내지 제14항 중 어느 하나의 항에 있어서, 상기 지연부 및 상기 에지 조절용 지연부는,
    직렬로 연결되며, 입력되는 클럭을 서로 다른 지연시간만큼 지연시켜서 출력하는 복수개의 지연 셀들을 구비하고,
    상기 지연 셀들은, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 입력되는 클럭의 지연 여부를 결정하는 것을 특징으로 하는 듀티 사이클 보 정 회로.
  16. 외부클럭의 듀티 사이클을 보정하여, 디지털 보정클럭을 출력하는 듀티 사이클 보정 방법에 있어서,
    상기 디지털 보정클럭의 듀티 사이클을 검출하는, 듀티 사이클 검출 단계;
    출력 노드로부터 유출되는 전류량을 조절함으로써 상기 외부클럭의 듀티 사이클을 보정하여, 상기 출력 노드를 통하여 아날로그 보정클럭을 출력하는, 아날로그 듀티 사이클 보정 단계;
    상기 아날로그 보정클럭을 수신한 다음에, 상기 디지털 보정클럭의 듀티 사이클의 디지털 값에 응답하여, 상기 아날로그 보정클럭의 듀티 사이클을 조절하여 디지털 보정클럭으로 출력하는, 디지털 듀티 사이클 보정 단계를 구비하고,
    상기 디지털 듀티 사이클 보정 단계는, 상기 아날로그 보정클럭을 지연시킨 클럭을 이용하여 상기 아날로그 보정클럭의 듀티 사이클을 조절하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  17. 제16항에 있어서, 상기 디지털 듀티 사이클 보정 단계는,
    상기 아날로그 보정클럭을 제1지연시간만큼 지연시켜서 제1지연 보정클럭으로 출력하는, 지연 단계; 및
    상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생하는, 클럭 논리연산 단계를 구비하는 것을 특징으로 하는 듀 티 사이클 보정 방법.
  18. 제17항에 있어서, 상기 클럭 논리연산 단계는,
    상기 아날로그 보정클럭의 듀티 사이클을 증가시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 OR 연산 또는 NOR 연산하고,
    상기 아날로그 보정클럭의 듀티 사이클을 감소시켜야 하는 경우, 상기 제1지연 보정클럭과 상기 아날로그 보정클럭을 AND 연산 또는 NAND 연산하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  19. 제17항에 있어서, 상기 디지털 듀티 사이클 보정 단계는,
    상기 제1지연시간과 서로 다른 크기를 갖는 제2지연시간만큼 상기 아날로그 보정클럭을 지연시켜서 제2지연 보정클럭으로 출력하는, 에지 조절용 지연 단계를 더 구비하고,
    상기 클럭 논리연산 단계는, 상기 제1지연 보정클럭과 상기 제2지연 보정클럭을 논리 연산하여, 상기 디지털 보정클럭을 발생하는 것을 특징으로 하는 듀티 사이클 보정 방법.
  20. 제16항에 있어서, 상기 디지털 듀티 사이클 보정 단계는,
    상기 아날로그 보정클럭을 서로 다른 시간만큼 지연시킨 2개 이상의 지연클럭들을 출력하는, 지연 단계; 및
    상기 지연클럭들을 서로 논리 연산하여 상기 디지털 보정클럭을 발생하는 클럭 논리연산 단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정 방법.
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