JP2001035157A - 位相調整回路及びこれを内蔵した半導体記憶装置 - Google Patents
位相調整回路及びこれを内蔵した半導体記憶装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】Ｄ−Ａ変換器を用いた位相調整回路において、
Ｄ−Ａ変換時に生じるノイズの伝達を抑制し安定した制
御ができる位相調整回路及びそれを内蔵した半導体記憶
装置を提供する。 【解決手段】Ｄ−Ａ変換回路３１とカレントミラー回路
３２とで構成されるＤ−Ａ変換器２０において、スイッ
チ回路３４及び容量素子３６を設ける。Ｄ−Ａ変換回路
３１にコード信号Ａ１〜Ａｎが入力されるよりも前にス
イッチ回路３４をオフ状態とし、接点Ｓの電位の揺れが
収まってからスイッチ回路３４をオン状態とすること
で、Ｄ−Ａ変換回路３１に生じるハザードをカレントミ
ラー回路３２に伝達するのを抑制する。また、容量素子
３６がスイッチ回路３４がオフ状態となっている期間、
コード信号が変化する前の電位を保持することで、出力
電流Ｉｏｕｔを保持している。
Ｄ−Ａ変換時に生じるノイズの伝達を抑制し安定した制
御ができる位相調整回路及びそれを内蔵した半導体記憶
装置を提供する。 【解決手段】Ｄ−Ａ変換回路３１とカレントミラー回路
３２とで構成されるＤ−Ａ変換器２０において、スイッ
チ回路３４及び容量素子３６を設ける。Ｄ−Ａ変換回路
３１にコード信号Ａ１〜Ａｎが入力されるよりも前にス
イッチ回路３４をオフ状態とし、接点Ｓの電位の揺れが
収まってからスイッチ回路３４をオン状態とすること
で、Ｄ−Ａ変換回路３１に生じるハザードをカレントミ
ラー回路３２に伝達するのを抑制する。また、容量素子
３６がスイッチ回路３４がオフ状態となっている期間、
コード信号が変化する前の電位を保持することで、出力
電流Ｉｏｕｔを保持している。
Description
【０００１】
【発明の属する技術分野】本発明は、位相調整回路及び
これを内蔵した半導体記憶装置に関し、書込み／読み出
しデータ信号とクロック信号との位相を調整する位相調
整回路及びこれを内蔵した半導体記憶装置に関する。
これを内蔵した半導体記憶装置に関し、書込み／読み出
しデータ信号とクロック信号との位相を調整する位相調
整回路及びこれを内蔵した半導体記憶装置に関する。
【０００２】
【従来の技術】書込み／読み出しデータ信号をバスに時
分割に転送する半導体記憶装置は、クロックに同期させ
てデータの入出力を行っている。このような半導体記憶
装置は、書込み／読み出しデータを時分割して転送する
ことによって、信号線数を大幅に減少させている。
分割に転送する半導体記憶装置は、クロックに同期させ
てデータの入出力を行っている。このような半導体記憶
装置は、書込み／読み出しデータを時分割して転送する
ことによって、信号線数を大幅に減少させている。
【０００３】クロック信号を用いるときに問題となるの
は、クロックスキューであり、これを低減させるために
内部回路に供給するクロック信号の位相を調整すること
が必要となる。このような問題を解決する手段として、
半導体記憶装置内に位相調整回路を設けることが一般に
行われている。
は、クロックスキューであり、これを低減させるために
内部回路に供給するクロック信号の位相を調整すること
が必要となる。このような問題を解決する手段として、
半導体記憶装置内に位相調整回路を設けることが一般に
行われている。
【０００４】例えば、ラムバスＤＲＡＭ（ＲＤＲＡＭ）
においては、複数のデータ出力信号相互の位相を合わせ
るようにデータ出力回路に供給する内部クロック信号が
調整される。さらに、ＲＤＲＡＭでは、出力データの出
力タイミングと外部クロック信号の所定のアクティブエ
ッジに同期させることで見かけ上の高速アクセスを実現
すべくデータ出力回路に供給する内部クロック信号の位
相が調整される。
においては、複数のデータ出力信号相互の位相を合わせ
るようにデータ出力回路に供給する内部クロック信号が
調整される。さらに、ＲＤＲＡＭでは、出力データの出
力タイミングと外部クロック信号の所定のアクティブエ
ッジに同期させることで見かけ上の高速アクセスを実現
すべくデータ出力回路に供給する内部クロック信号の位
相が調整される。
【０００５】このような内部クロック信号の位相を調整
をするために、位相調整回路は、外部から入力された外
部クロック信号の位相と、ダミー出力信号の位相とを比
較すればよい。ダミー出力回路は、出力回路が内部クロ
ック信号を受けてからデータを出力するまでの遅延時間
と同じ時間だけ内部クロック信号を遅延させる回路であ
り、外部クロック信号とダミー出力信号との位相を比較
し、これらが一致するような内部クロック信号を生成す
れば、外部クロック信号とデータ出力信号の位相が一致
する。係る内部クロック信号の生成条件は、ディジタル
コード信号で表され、該コード信号をアナログ値に変換
し、アナログ値に応じて必要なだけ遅延させた内部クロ
ック信号をデータ出力回路に供給することで、データ出
力信号と外部クロック信号の位相を合わせている。
をするために、位相調整回路は、外部から入力された外
部クロック信号の位相と、ダミー出力信号の位相とを比
較すればよい。ダミー出力回路は、出力回路が内部クロ
ック信号を受けてからデータを出力するまでの遅延時間
と同じ時間だけ内部クロック信号を遅延させる回路であ
り、外部クロック信号とダミー出力信号との位相を比較
し、これらが一致するような内部クロック信号を生成す
れば、外部クロック信号とデータ出力信号の位相が一致
する。係る内部クロック信号の生成条件は、ディジタル
コード信号で表され、該コード信号をアナログ値に変換
し、アナログ値に応じて必要なだけ遅延させた内部クロ
ック信号をデータ出力回路に供給することで、データ出
力信号と外部クロック信号の位相を合わせている。
【０００６】
【発明が解決しようとする課題】しかし、内部クロック
信号の位相を調整する際、一度に多くのディジタルコー
ド信号が変化することによってノイズが発生し、このノ
イズによって内部クロック信号のタイミングが一時的に
大きくずれたりすることがある。この結果、所望の位相
の内部クロック信号が得ることができないばかりか、内
部クロック信号のデューティ比が悪化してしまい、内部
クロック信号が供給された回路に必要なセットアップタ
イム及びホールドタイムを得ることができず、期待され
た動作をせずに誤動作を引き起こしてしまう可能性があ
る。
信号の位相を調整する際、一度に多くのディジタルコー
ド信号が変化することによってノイズが発生し、このノ
イズによって内部クロック信号のタイミングが一時的に
大きくずれたりすることがある。この結果、所望の位相
の内部クロック信号が得ることができないばかりか、内
部クロック信号のデューティ比が悪化してしまい、内部
クロック信号が供給された回路に必要なセットアップタ
イム及びホールドタイムを得ることができず、期待され
た動作をせずに誤動作を引き起こしてしまう可能性があ
る。
【０００７】したがって、本発明は、このような問題を
解決することを目的とするものであり、位相を調整する
ときに生じるノイズに影響されず、安定した調整が可能
な位相調整回路及びこれを内蔵した半導体記憶装置を提
供するものである。
解決することを目的とするものであり、位相を調整する
ときに生じるノイズに影響されず、安定した調整が可能
な位相調整回路及びこれを内蔵した半導体記憶装置を提
供するものである。
【０００８】
【課題を解決するための手段】本発明による位相調整回
路は、外部からの入力信号を入力し且つ電流源を備えた
差動増幅器と、差動増幅器の出力信号を所定時間遅延さ
せる手段と、入力信号と手段によって遅延された信号と
の位相のずれを比較する比較器と、比較器の結果に応じ
て複数のビットからなるコード信号を出力するコード信
号生成回路と、コード信号を入力として電流源の制御信
号を出力するＤ−Ａ変換回路とを備えた位相調整回路に
おいて、Ｄ−Ａ変換回路は第１のコード信号に応じて第
１の制御信号を出力し、第１のコード信号が第２のコー
ド信号に変化すると所定の期間第１の制御信号が出力さ
れその後に第２のコード信号に応じた第２の制御信号が
出力されることを特徴とする。
路は、外部からの入力信号を入力し且つ電流源を備えた
差動増幅器と、差動増幅器の出力信号を所定時間遅延さ
せる手段と、入力信号と手段によって遅延された信号と
の位相のずれを比較する比較器と、比較器の結果に応じ
て複数のビットからなるコード信号を出力するコード信
号生成回路と、コード信号を入力として電流源の制御信
号を出力するＤ−Ａ変換回路とを備えた位相調整回路に
おいて、Ｄ−Ａ変換回路は第１のコード信号に応じて第
１の制御信号を出力し、第１のコード信号が第２のコー
ド信号に変化すると所定の期間第１の制御信号が出力さ
れその後に第２のコード信号に応じた第２の制御信号が
出力されることを特徴とする。
【０００９】さらに、本発明による半導体記憶装置は、
外部から入力されるクロック信号と、メモリアレイと、
メモリアレイのデータを前記クロック信号に応じて出力
するデータ出力回路と、クロック信号の位相を調整する
位相調整回路とを備え、その位相調整回路は、クロック
信号を入力し且つ電流源を備えた差動増幅器と、差動増
幅器の出力信号をデータ出力回路分だけ遅延させる手段
と、入力信号と手段によって遅延された信号との位相の
ずれを比較する比較器と、比較器の結果に応じて複数の
ビットからなるコード信号を出力するコード信号生成回
路と、コード信号を入力として電流源の制御信号を出力
するＤ−Ａ変換回路とを有し、Ｄ−Ａ変換回路は第１の
コード信号に応じて第１の制御信号を出力し、第１のコ
ード信号が第２のコード信号に変化すると所定の期間第
１の制御信号が出力されその後に第２のコード信号に応
じた第２の制御信号が出力されることを特徴とする。
外部から入力されるクロック信号と、メモリアレイと、
メモリアレイのデータを前記クロック信号に応じて出力
するデータ出力回路と、クロック信号の位相を調整する
位相調整回路とを備え、その位相調整回路は、クロック
信号を入力し且つ電流源を備えた差動増幅器と、差動増
幅器の出力信号をデータ出力回路分だけ遅延させる手段
と、入力信号と手段によって遅延された信号との位相の
ずれを比較する比較器と、比較器の結果に応じて複数の
ビットからなるコード信号を出力するコード信号生成回
路と、コード信号を入力として電流源の制御信号を出力
するＤ−Ａ変換回路とを有し、Ｄ−Ａ変換回路は第１の
コード信号に応じて第１の制御信号を出力し、第１のコ
ード信号が第２のコード信号に変化すると所定の期間第
１の制御信号が出力されその後に第２のコード信号に応
じた第２の制御信号が出力されることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態よる位
相調整回路及びこれを内蔵した半導体記憶装置について
図面を参照しながら説明する。
相調整回路及びこれを内蔵した半導体記憶装置について
図面を参照しながら説明する。
【００１１】図１は、位相調整回路１２を有する半導体
記憶装置１０の全体を概略的に示すブロック図であり、
簡単のため、データ出力回路１４に入力されるクロック
信号に対してのみ位相調整することを示している。実際
には、入力回路に入力されるクロック信号に対しても位
相調整回路が設けられる。
記憶装置１０の全体を概略的に示すブロック図であり、
簡単のため、データ出力回路１４に入力されるクロック
信号に対してのみ位相調整することを示している。実際
には、入力回路に入力されるクロック信号に対しても位
相調整回路が設けられる。
【００１２】位相調整回路１２は、外部クロック信号Ｃ
ＬＫを受けて内部クロック信号１６を生成する制御回路
１３と、データ出力回路１４が内部クロック信号１６を
受けてからデータ出力端子Ｄｏｕｔにデータを出力する
までの遅延時間と同じ時間だけ内部クロック信号１６を
遅延させてダミー出力信号１７を生成するダミー回路１
５を備えている。
ＬＫを受けて内部クロック信号１６を生成する制御回路
１３と、データ出力回路１４が内部クロック信号１６を
受けてからデータ出力端子Ｄｏｕｔにデータを出力する
までの遅延時間と同じ時間だけ内部クロック信号１６を
遅延させてダミー出力信号１７を生成するダミー回路１
５を備えている。
【００１３】位相調整のための制御回路１３は、図２に
示されるように、外部クロック信号ＣＬＫの位相とダミ
ー出力信号１７の位相とを比較する比較器２２と、比較
の結果に応じてコード信号Ａ１〜Ａｎからなるｎビット
の符号化ディジタル信号を出力するコード信号生成回路
２１と、コード信号Ａ１〜ＡｎをＤ−Ａ変換し、コード
信号Ａ１〜Ａｎに応じた電流Ｉｏｕｔを出力するＤ−Ａ
変換器２０と、Ｄ−Ａ変換器２０から出力されたＩｏｕ
ｔを入力電流とするカレントミラー回路によって電流源
２４に流れる電流を制御する差動増幅器２３を含んでい
る。
示されるように、外部クロック信号ＣＬＫの位相とダミ
ー出力信号１７の位相とを比較する比較器２２と、比較
の結果に応じてコード信号Ａ１〜Ａｎからなるｎビット
の符号化ディジタル信号を出力するコード信号生成回路
２１と、コード信号Ａ１〜ＡｎをＤ−Ａ変換し、コード
信号Ａ１〜Ａｎに応じた電流Ｉｏｕｔを出力するＤ−Ａ
変換器２０と、Ｄ−Ａ変換器２０から出力されたＩｏｕ
ｔを入力電流とするカレントミラー回路によって電流源
２４に流れる電流を制御する差動増幅器２３を含んでい
る。
【００１４】差動増幅器２３は、外部から入力された外
部クロック信号ＣＬＫと該クロック信号ＣＬＫの反転信
号を受け、電流源２４に流れる電流値に基づいてデータ
出力回路１４に供給される内部クロック信号ＣＬＫＩの
駆動能力を調整する。すなわち、内部クロック信号ＣＬ
ＫＩの位相は、当該駆動能力によって調整される。ま
た、内部クロック信号ＣＬＫＩは、データ出力回路１４
と同じ遅延を有するダミー回路１５に供給され、このダ
ミー回路１５のダミー出力信号１７の位相と外部クロッ
ク信号ＣＬＫとが比較器２２で比較される。コード信号
生成回路２１はこの比較結果に応じてコード信号Ａ１〜
Ａｎを出力し、Ｄ−Ａ変換器１０はコード信号Ａ１〜Ａ
ｎに対応してアナログ電流Ｉｏｕｔに変換する。
部クロック信号ＣＬＫと該クロック信号ＣＬＫの反転信
号を受け、電流源２４に流れる電流値に基づいてデータ
出力回路１４に供給される内部クロック信号ＣＬＫＩの
駆動能力を調整する。すなわち、内部クロック信号ＣＬ
ＫＩの位相は、当該駆動能力によって調整される。ま
た、内部クロック信号ＣＬＫＩは、データ出力回路１４
と同じ遅延を有するダミー回路１５に供給され、このダ
ミー回路１５のダミー出力信号１７の位相と外部クロッ
ク信号ＣＬＫとが比較器２２で比較される。コード信号
生成回路２１はこの比較結果に応じてコード信号Ａ１〜
Ａｎを出力し、Ｄ−Ａ変換器１０はコード信号Ａ１〜Ａ
ｎに対応してアナログ電流Ｉｏｕｔに変換する。
【００１５】次に、本実施の形態による位相調整回路に
ついて説明する前に、本発明による対策の施されていな
い参考例による位相調整回路について、図６を参照して
説明する。
ついて説明する前に、本発明による対策の施されていな
い参考例による位相調整回路について、図６を参照して
説明する。
【００１６】図６は、図２に示す位相調整回路内のＤ−
Ａ変換器２０をＤ−Ａ変換器２０’にて構成した例であ
る。図に示すように、Ｄ−Ａ変換器２０’はコード信号
Ａ１〜Ａｎを接点Ｓに流れる電流値に変換するＤ−Ａ変
換回路６１と、該電流値に応じてＩｏｕｔを出力するカ
レントミラー回路６２を有する。Ｄ−Ａ変換回路６１に
てＤ−Ａ変換を行う際に多くのコード信号が変化する場
合、Ｄ−Ａ変換回路６１の出力にはハザードが発生す
る。例えば、コード信号が８ビットで構成され、Ｄ−Ａ
変換回路６１のＡ１〜Ａ８が（０１１１１１１１）から
（１０００００００）に変化する場合、すべてのコード
が変化するために接点Ｓの電位が揺れ、コード変化によ
る電流のステップ幅に対して数倍から数十倍の大きさを
有するハザードが発生し、このハザードが直接電流Ｉｏ
ｕｔに影響を与える。その結果として、電流Ｉｏｕｔに
よって制御される内部クロック信号ＣＬＫＩの位相がず
れ、例えばデータ出力回路１４にて誤動作が生じたり、
一時的に特性が悪化することがある。
Ａ変換器２０をＤ−Ａ変換器２０’にて構成した例であ
る。図に示すように、Ｄ−Ａ変換器２０’はコード信号
Ａ１〜Ａｎを接点Ｓに流れる電流値に変換するＤ−Ａ変
換回路６１と、該電流値に応じてＩｏｕｔを出力するカ
レントミラー回路６２を有する。Ｄ−Ａ変換回路６１に
てＤ−Ａ変換を行う際に多くのコード信号が変化する場
合、Ｄ−Ａ変換回路６１の出力にはハザードが発生す
る。例えば、コード信号が８ビットで構成され、Ｄ−Ａ
変換回路６１のＡ１〜Ａ８が（０１１１１１１１）から
（１０００００００）に変化する場合、すべてのコード
が変化するために接点Ｓの電位が揺れ、コード変化によ
る電流のステップ幅に対して数倍から数十倍の大きさを
有するハザードが発生し、このハザードが直接電流Ｉｏ
ｕｔに影響を与える。その結果として、電流Ｉｏｕｔに
よって制御される内部クロック信号ＣＬＫＩの位相がず
れ、例えばデータ出力回路１４にて誤動作が生じたり、
一時的に特性が悪化することがある。
【００１７】次に、本発明の第１の実施の形態による位
相比較回路について図３を用いて説明する。図３に示す
Ｄ−Ａ変換器２０は、図２に示すＤ−Ａ変換器２０の具
体的回路である。図３に示すように、Ｄ−Ａ変換器２０
は、Ｄ−Ａ変換回路３１及びカレントミラー回路３２か
らなる。
相比較回路について図３を用いて説明する。図３に示す
Ｄ−Ａ変換器２０は、図２に示すＤ−Ａ変換器２０の具
体的回路である。図３に示すように、Ｄ−Ａ変換器２０
は、Ｄ−Ａ変換回路３１及びカレントミラー回路３２か
らなる。
【００１８】信号Ｂｉａｓは、各トランジスタＭ１〜Ｍ
ｎのゲートに常に一定の電圧を供給し、接点Ｓに流れる
電流値を制御している。トランジスタＭ１〜Ｍｎは、各
ゲート幅が１：２：４：…２ｎとなっており、このゲー
ト幅と比例関係にある電流値によって各トランジスタＭ
１〜Ｍｎに流れる電流値に重みをもたせている。トラン
ジスタＮ１〜Ｎｎはスイッチの役割を果たしており、コ
ード信号Ａ１〜Ａｎを受けて接点Ｓに電流を流してい
る。これによりコード信号Ａ１〜Ａｎは接点Ｓに流れる
電流値にＤ−Ａ変換され、さらにカレントミラー回路２
を介し、トランジスタＰ１／Ｐ２の比によって決められ
た電流Ｉｏｕｔとして出力される。
ｎのゲートに常に一定の電圧を供給し、接点Ｓに流れる
電流値を制御している。トランジスタＭ１〜Ｍｎは、各
ゲート幅が１：２：４：…２ｎとなっており、このゲー
ト幅と比例関係にある電流値によって各トランジスタＭ
１〜Ｍｎに流れる電流値に重みをもたせている。トラン
ジスタＮ１〜Ｎｎはスイッチの役割を果たしており、コ
ード信号Ａ１〜Ａｎを受けて接点Ｓに電流を流してい
る。これによりコード信号Ａ１〜Ａｎは接点Ｓに流れる
電流値にＤ−Ａ変換され、さらにカレントミラー回路２
を介し、トランジスタＰ１／Ｐ２の比によって決められ
た電流Ｉｏｕｔとして出力される。
【００１９】カレントミラー回路３２には、入力側トラ
ンジスタＰ１と出力側トランジスタＰ２との間にスイッ
チ回路３４と容量素子３６を設けている。図３に示すス
イッチ回路３４はトランスファ回路であり、スイッチ制
御回路３３より出力されるスイッチ制御信号Ｓｏｕｔに
より制御される。ここで容量素子３６は、スイッチ回路
３４がオフになっているときに接点Ｓの電位を実質的に
保持するだけの容量値であり、また、スイッチ回路３４
がオンになっているときにＤ−Ａ変換回路３１側のコー
ド変換を伝えるのに実質的に支障をきたさない容量値で
ある。係る容量素子３６は、別途設けてもよいし、トラ
ンジスタＰ２のゲート容量を利用してもよく、その手段
は特に限定されない。
ンジスタＰ１と出力側トランジスタＰ２との間にスイッ
チ回路３４と容量素子３６を設けている。図３に示すス
イッチ回路３４はトランスファ回路であり、スイッチ制
御回路３３より出力されるスイッチ制御信号Ｓｏｕｔに
より制御される。ここで容量素子３６は、スイッチ回路
３４がオフになっているときに接点Ｓの電位を実質的に
保持するだけの容量値であり、また、スイッチ回路３４
がオンになっているときにＤ−Ａ変換回路３１側のコー
ド変換を伝えるのに実質的に支障をきたさない容量値で
ある。係る容量素子３６は、別途設けてもよいし、トラ
ンジスタＰ２のゲート容量を利用してもよく、その手段
は特に限定されない。
【００２０】スイッチ制御回路３３は、コード信号Ａ１
〜Ａｎよりも前に発生するコード信号Ａ’１〜Ａ’ｎを
受け、これが変化したことに応答してスイッチ制御信号
Ｓｏｕｔを発生する回路である。つまりトランジスタＮ
１〜Ｎｎがコード信号Ａ１〜Ａｎを受ける前に、所定の
時間スイッチ制御信号Ｓｏｕｔを活性化する。なお、ス
イッチ制御回路は、コード信号生成回路２１内に組み込
むことができ、例えばコード信号Ａ１〜Ａｎがバッファ
リングされる直前の信号を監視してこれが変化したとき
にスイッチ制御信号Ｓｏｕｔを発生するよう構成すれば
よく、その具体的手段については特に限定されない。つ
まり、コード信号Ａ１〜Ａｎが変化する前にスイッチ制
御信号Ｓｏｕｔを活性化させるものであればどのような
回路であっても構わない。
〜Ａｎよりも前に発生するコード信号Ａ’１〜Ａ’ｎを
受け、これが変化したことに応答してスイッチ制御信号
Ｓｏｕｔを発生する回路である。つまりトランジスタＮ
１〜Ｎｎがコード信号Ａ１〜Ａｎを受ける前に、所定の
時間スイッチ制御信号Ｓｏｕｔを活性化する。なお、ス
イッチ制御回路は、コード信号生成回路２１内に組み込
むことができ、例えばコード信号Ａ１〜Ａｎがバッファ
リングされる直前の信号を監視してこれが変化したとき
にスイッチ制御信号Ｓｏｕｔを発生するよう構成すれば
よく、その具体的手段については特に限定されない。つ
まり、コード信号Ａ１〜Ａｎが変化する前にスイッチ制
御信号Ｓｏｕｔを活性化させるものであればどのような
回路であっても構わない。
【００２１】図４に本発明の第１の実施の形態による位
相調整回路のタイミング図を示す。図４に示すように、
位相比較結果を受けてコード生成回路より出力されるｎ
ビットのコード信号がＤ−Ａ変換回路３１に入力される
前、すなわち、Ｄ−Ａ変換回路３１に入力されるコード
が変化するよりも前に、スイッチ制御回路３３によって
スイッチ制御信号Ｓｏｕｔが活性化される（図４Ｓｏｕ
ｔ）。スイッチ制御信号Ｓｏｕｔを受けて、Ｄ−Ａ変換
回路３１の出力を入力信号とするカレントミラー回路３
２の出力側に設けられたスイッチ回路３４が所定の時間
オフ状態となる。スイッチ回路３４がオフ状態になった
後、コード信号Ａ１〜ＡｎがＤ−Ａ変換回路３１に入力
される。接点Ｓの電位は、当該ビット変化によって電位
が揺れるが、スイッチ回路３４がオフ状態となっている
ので、この電位の揺れによって電流Ｉｏｕｔにハザード
が生じることはない。ここで、スイッチ回路３４をオフ
状態とする時間は接点Ｓの電位が実質的に落ち着くのに
要する時間とする。このとき、トランジスタＰ２のゲー
ト電圧には容量素子３６によってスイッチ回路３４がオ
フ状態となる前の電位が保持されている（図４容量素子
の電位）。したがって、スイッチ回路３４がオフ状態に
なっている間もカレントミラー回路３２の電流Ｉｏｕｔ
はオフ状態になる前と変わらない値を保つことができ
る。所定の時間が経過しスイッチ制御信号Ｓｏｕｔが非
活性状態となり、スイッチ制御回路３３がオン状態とな
る（図４Ｓｏｕｔ）。そして、接点ＳとトランジスタＰ
２のゲートが接続され、入力されたコード信号Ａ１〜Ａ
ｎに基づいて電流Ｉｏｕｔが出力される。
相調整回路のタイミング図を示す。図４に示すように、
位相比較結果を受けてコード生成回路より出力されるｎ
ビットのコード信号がＤ−Ａ変換回路３１に入力される
前、すなわち、Ｄ−Ａ変換回路３１に入力されるコード
が変化するよりも前に、スイッチ制御回路３３によって
スイッチ制御信号Ｓｏｕｔが活性化される（図４Ｓｏｕ
ｔ）。スイッチ制御信号Ｓｏｕｔを受けて、Ｄ−Ａ変換
回路３１の出力を入力信号とするカレントミラー回路３
２の出力側に設けられたスイッチ回路３４が所定の時間
オフ状態となる。スイッチ回路３４がオフ状態になった
後、コード信号Ａ１〜ＡｎがＤ−Ａ変換回路３１に入力
される。接点Ｓの電位は、当該ビット変化によって電位
が揺れるが、スイッチ回路３４がオフ状態となっている
ので、この電位の揺れによって電流Ｉｏｕｔにハザード
が生じることはない。ここで、スイッチ回路３４をオフ
状態とする時間は接点Ｓの電位が実質的に落ち着くのに
要する時間とする。このとき、トランジスタＰ２のゲー
ト電圧には容量素子３６によってスイッチ回路３４がオ
フ状態となる前の電位が保持されている（図４容量素子
の電位）。したがって、スイッチ回路３４がオフ状態に
なっている間もカレントミラー回路３２の電流Ｉｏｕｔ
はオフ状態になる前と変わらない値を保つことができ
る。所定の時間が経過しスイッチ制御信号Ｓｏｕｔが非
活性状態となり、スイッチ制御回路３３がオン状態とな
る（図４Ｓｏｕｔ）。そして、接点ＳとトランジスタＰ
２のゲートが接続され、入力されたコード信号Ａ１〜Ａ
ｎに基づいて電流Ｉｏｕｔが出力される。
【００２２】なお、ビット変化によって生じるハザード
は、変化したビットのゲート幅に依存する。ゲート幅の
小さい下位ビットによって生じるハザードは比較的小さ
い。そこで、図５に示すように、時間αにてスイッチ回
路３４がオフ状態となり、時間βにてＤ−Ａ変換回路３
２にてビット変化があり、時間γにてスイッチ回路３４
がオン状態に戻った場合において、上位ビットの変化や
多くのビットが一度に変化する場合など大きなハザード
が生じる場合（図５ｃ）にはスイッチ制御信号を活性化
させスイッチ回路３４をオフ状態とし、それ以外の場合
（図５ａ，ｂ）にはスイッチ回路３４をオン状態とし接
点Ｓの電位を伝搬することによって、効率よくハザード
を抑えることもできる。
は、変化したビットのゲート幅に依存する。ゲート幅の
小さい下位ビットによって生じるハザードは比較的小さ
い。そこで、図５に示すように、時間αにてスイッチ回
路３４がオフ状態となり、時間βにてＤ−Ａ変換回路３
２にてビット変化があり、時間γにてスイッチ回路３４
がオン状態に戻った場合において、上位ビットの変化や
多くのビットが一度に変化する場合など大きなハザード
が生じる場合（図５ｃ）にはスイッチ制御信号を活性化
させスイッチ回路３４をオフ状態とし、それ以外の場合
（図５ａ，ｂ）にはスイッチ回路３４をオン状態とし接
点Ｓの電位を伝搬することによって、効率よくハザード
を抑えることもできる。
【００２３】さらに、コード信号生成回路２１が図示し
ない別のクロック信号によって制御されている場合は、
スイッチ制御信号Ｓｏｕｔをそのクロック信号より生成
することができる。そのため、本実施例においてスイッ
チ制御回路は不要となり、これによって、面積を小さく
することができるとともにクロック信号に対して高速な
Ｄ−Ａ変換を行うことができる。
ない別のクロック信号によって制御されている場合は、
スイッチ制御信号Ｓｏｕｔをそのクロック信号より生成
することができる。そのため、本実施例においてスイッ
チ制御回路は不要となり、これによって、面積を小さく
することができるとともにクロック信号に対して高速な
Ｄ−Ａ変換を行うことができる。
【図１】本発明の実施の形態による半導体記憶装置の全
体を示すブロック図である。
体を示すブロック図である。
【図２】本発明の実施の形態による位相調整回路の全体
を示すブロック図である。
を示すブロック図である。
【図３】本発明の実施の形態によるＤ−Ａ変換器を示す
回路図である。
回路図である。
【図４】本発明の実施の形態によるＤ−Ａ変換器のタイ
ミング波形図である。
ミング波形図である。
【図５】本発明の他の実施の形態によるＤ−Ａ変換器の
タイミング波形図である。
タイミング波形図である。
【図６】Ｄ−Ａ変換器の参考図である。
１０ 半導体記憶装置 １１ メモリセルアレイ １２ 位相調整回路 １３ 制御回路 １４ データ出力回路 １５ ダミー回路 １６ 内部クロック信号 １７ ダミー出力信号 ２０ Ｄ−Ａ変換器 ２１ コード信号生成回路 ２２ 比較器 ２３ 差動増幅器 ２４ 電流源 ３１、６１ Ｄ−Ａ変換回路 ３２、６２ カレントミラー回路 ３３ スイッチ制御回路 ３４ スイッチ回路 ３５ インバータ ３６ 容量素子
Claims (8)
- 【請求項１】 外部からの入力信号を入力し且つ電流源
を備えた差動増幅器と、前記差動増幅器の出力信号を所
定時間遅延させる手段と、前記入力信号と前記手段によ
って遅延された信号との位相のずれを比較する比較器
と、前記比較器の結果に応じて複数のビットからなるコ
ード信号を出力するコード信号生成回路と、前記コード
信号を入力として前記電流源の制御信号を出力するＤ−
Ａ変換回路とを備えた位相調整回路において、前記Ｄ−
Ａ変換回路は第１のコード信号に応じて第１の制御信号
を出力し、前記第１のコード信号が第２のコード信号に
変化すると所定の期間前記第１の制御信号が出力されそ
の後に前記第２のコード信号に応じた第２の制御信号が
出力されることを特徴とする位相調整回路。 - 【請求項２】 前記Ｄ−Ａ変換回路は、前記コード信号
に応じてアナログ信号を出力する手段と、前記アナログ
信号を入力とするカレントミラー回路とを備え、前記第
１のコード信号が第２のコード信号に変化した後の所定
の期間は、前記カレントミラー回路は前記第１のコード
信号に応じた第１のアナログ信号に対応して第１の出力
電流を出力し、前記所定の期間後は、前記第２のコード
信号に応じて前記手段から出力された第２のアナログ信
号に対応して第２の出力電流を出力することを特徴とす
る請求項１記載の位相調整回路。 - 【請求項３】 前記カレントミラー回路は、入力側と出
力側の間にスイッチ回路及び容量素子を設け、前記所定
の期間は、前記スイッチ回路をオフ状態とし前記容量素
子に保持されている電圧が前記出力側に供給され、前記
電圧に対応して前記第１の電流が出力されることを特徴
とする請求項２記載の位相調整回路。 - 【請求項４】 外部から入力されるクロック信号と、メ
モリアレイと、前記メモリアレイのデータを前記クロッ
ク信号に応じて出力するデータ出力回路と、前記クロッ
ク信号の位相を調整する位相調整回路とを備える半導体
記憶装置において、前記位相調整回路は、前記クロック
信号を入力し且つ電流源を備えた差動増幅器と、前記差
動増幅器の出力信号を前記データ出力回路分だけ遅延さ
せる手段と、前記入力信号と前記手段によって遅延され
た信号との位相のずれを比較する比較器と、前記比較器
の結果に応じて複数のビットからなるコード信号を出力
するコード信号生成回路と、前記コード信号を入力とし
て前記電流源の制御信号を出力するＤ−Ａ変換回路とを
備え、前記Ｄ−Ａ変換回路は第１のコード信号に応じて
第１の制御信号を出力し、前記第１のコード信号が第２
のコード信号に変化すると所定の期間前記第１の制御信
号が出力されその後に前記第２のコード信号に応じた第
２の制御信号が出力されることを特徴とする半導体記憶
装置。 - 【請求項５】 外部クロックに基づいて内部クロックを
生成する内部クロック生成手段と、前記内部クロックの
位相と前記外部クロックとの位相とを比較する比較器
と、前記比較器による比較結果に基づきこれらが所定の
関係を有するように前記内部クロック生成手段を制御す
る制御手段とを備え、前記制御手段は、前記比較器によ
る比較結果が変化したことに応答して、所定の期間、変
化前の比較結果に基づいて前記内部クロック生成手段を
制御し、前記所定の期間が経過した後、変化後の比較結
果に基づいて前記内部クロック生成手段を制御すること
を特徴とする位相調整回路。 - 【請求項６】 前記制御手段は、前記比較器による比較
結果を受けこれに基づきコード信号を生成するコード信
号生成部と、前記コード信号を受けこれをアナログ信号
に変換するＤ−Ａ変換部と、前記アナログ信号を前記内
部クロック生成手段に供給する供給部と、前記比較器に
よる比較結果が変化することを報知する報知部とを含
み、前記供給部は、前記報知部による報知の後、前記所
定の期間、前記内部クロック生成手段への変化後のアナ
ログ信号の供給を停止することを特徴とする請求項５記
載の位相調整回路。 - 【請求項７】 前記供給部は、前記アナログ信号に応答
した電流を流す入力トランジスタと、トランスファゲー
トを介してゲート電極が前記入力トランジスタのゲート
電極に接続された出力トランジスタとを備え、前記トラ
ンスファゲートは、前記報知部による報知の後、前記所
定の期間非導通状態となることを特徴とする請求項６記
載の位相調整回路。 - 【請求項８】 前記出力トランジスタの前記ゲート電極
には容量素子が接続されていることを特徴とする請求項
７記載の位相調整回路。
Priority Applications (3)
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|---|---|---|---|
| JP20346399A JP3362705B2 (ja) | 1999-07-16 | 1999-07-16 | 位相調整回路及びこれを内蔵した半導体記憶装置 |
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| US09/618,042 US6704384B1 (en) | 1999-07-16 | 2000-07-17 | Phase adjusting circuit and semiconductor memory incorporating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20346399A JP3362705B2 (ja) | 1999-07-16 | 1999-07-16 | 位相調整回路及びこれを内蔵した半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035157A true JP2001035157A (ja) | 2001-02-09 |
| JP3362705B2 JP3362705B2 (ja) | 2003-01-07 |
Family
ID=16474555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20346399A Expired - Fee Related JP3362705B2 (ja) | 1999-07-16 | 1999-07-16 | 位相調整回路及びこれを内蔵した半導体記憶装置 |
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|---|---|---|---|---|
| US5990714A (en) * | 1996-12-26 | 1999-11-23 | United Microelectronics Corporation | Clock signal generating circuit using variable delay circuit |
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- 1999-07-16 JP JP20346399A patent/JP3362705B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-14 KR KR10-2000-0040442A patent/KR100370991B1/ko not_active IP Right Cessation
- 2000-07-17 US US09/618,042 patent/US6704384B1/en not_active Expired - Fee Related
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