KR20220161923A - 커패시터 회로 및 오실레이터 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 커패시터 회로는, 서로 병렬로 접속된 제1 내지 제n(여기서, n은 2이상의 정수) 커패시터를 포함하는 커패시터 어레이; 상기 제1 내지 제n 커패시터 각각에 직렬로 접속된 제1 내지 제n 선택 스위치를 포함하는 선택 스위치 회로; 및 상기 제1 내지 제n 커패시터 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치를 포함하는 쇼트 스위치 회로; 를 포함한다.

Description

커패시터 회로 및 오실레이터{CAPACITOR CIRCUIT AND OSCILLATOR}
본 발명은 커패시터 회로 및 오실레이터에 관한 것이다.
최근, 터치 센싱 장치는, 기존 스마트폰의 기계적인 스위치를 터치와 포스 신호를 생성하는 전자식 스위치로 통해 대체하기 위한 센싱 장치이다.
이러한 터치 센싱 장치는, 터치와 포스를 감지하기 위해 오실레이터를 포함할 수 있다. 터치 센싱 장치에서는, 터치나 포스에 의해 오실레이터의 주파수에 미세한 변화가 발생되고, 터치 센싱 장치는 오실레이터의 주파수의 미세한 변화를 감지할 수 있어야 한다.
따라서 오실레이터는 최소의 잡음으로 설계되어야 할 뿐만 아니라, 안정화 시간(Settling Time)의 증가 등에 의한 주파수 천이(Frequency Shift)도 주의 깊게 관리되어야 한다.
일반적으로, 오실레이터는 발진신호의 주파수가 안정화 될때까지 소요되는 주파수의 안정화 시간(settling time)을 필요로 한다. 터치 센싱 장치와 같이, 미세한 주파수의 변화를 감지하는 장치가, 신속한 안정화 시간(Settling time)을 지원받지 못하면, 동작 초기에 정확한 주파수 변화를 감지할 수 없는 문제점이 있다.
예를 들어, 안정화 시간(Settling Time)이 길어진다면 터치 센싱 장치는, 정확하지 않은 센싱 동작을 할 수 있어서, 센싱 감도가 저하될 수 있는 문제점이 있다.
기존의 싱글 엔디드(Single Ended) 오실레이터는 싱글 엔디드 커패시터 어레이(Single Ended capacitor array)을 포함할 수 있고, 기존의 차동(Differential) 오실레이터는, 차동 커패시터 어래이(Differential capacitor array)를 포함할 수 있다.
기존의 싱글 엔디드(Single Ended) 오실레이터 및 차동(Differential) 오실레이터는, 서로 병렬로 연결된 복수의 커패시터들을 포함할 수 있고, 각 커패시터에는 온/오프할 수 있는 스위치 소자가 직렬로 연결될 수 있다.
각 스위치 소자가 온 상태로 되면 해당 커패시터가 인덕터 회로에 접속될 수 있고, 각 스위치 소자가 오프 상태로 되면 해당 커패시터가 인덕터 회로와 분리될 수 있다.
일 예로, 스위치 소자가 온상태인 경우에 스위치 소자가 수 옴(ohn) 이하의 작은 저항값을 가진다. 스위치 소자가 오프상태인 경우에는 스위치 소자가 수메가옴 이상의 매우 큰 저항값을 갖는다. 이때, 수메가 옴(ohm)의 저항값이 커패시터와 직렬로 연결된 경우에는 큰 시정수(time constant)가 되어 커패시터의 방전에 큰 시간이 걸리므로 주파수 안정화에 많은 시간이 소요되는 문제점이 있다.
부연하면, 동작 초기에 비교적 긴 시간 동안에 발진 주파수가 안정화(settling) 되지 못하면, 동작 초기에 터치 센싱 동작의 감도가 떨어지는 문제점이 있다.
(선행기술문헌)
(특허문헌 1) KR 공개특허공보 제10-2006-0041334호 (공개일: 2006.05.11)
(특허문헌 2) KR 공개특허공보 제10-2007-0081532호 (공개일: 2007.08.17)
본 발명의 일 실시 예는, 캐패시터 센싱 및 인덕티브 센싱중 적어도 하나의 센싱을 수행하는 터치 센싱 장치에 적용될 수 있고, 동작 초기에 발진 주파수의 고속 안정화(fast settling)을 달성할 수 있는 커패시터 회로 및 오실레이터를 제공한다.
본 발명의 일 실시 예에 의해, 서로 병렬로 접속된 제1 내지 제n(여기서, n은 2이상의 정수) 커패시터를 포함하는 커패시터 어레이; 상기 제1 내지 제n 커패시터 각각에 직렬로 접속된 제1 내지 제n 선택 스위치를 포함하는 선택 스위치 회로; 및 상기 제1 내지 제n 커패시터 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치를 포함하는 쇼트 스위치 회로; 를 포함하는 커패시터 회로가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 서로 병렬로 접속된 제1 내지 제n(여기서, n은 2이상의 정수) 커패시터를 포함하는 커패시터 회로; 공진을 위해 상기 커패시터 회로에 연결된 인덕터 회로; 및 상기 제1 내지 제n 커패시터중 적어도 하나의 커패시터에 대한 선택을 제어하는 스위칭 제어기; 를 포함하고, 상기 커패시터 회로는, 상기 제1 내지 제n 커패시터를 포함하는 커패시터 어레이; 상기 제1 내지 제n 커패시터 각각에 직렬로 접속된 제1 내지 제n 선택 스위치를 포함하는 선택 스위치 회로; 및 상기 제1 내지 제n 커패시터 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치를 포함하는 쇼트 스위치 회로; 를 포함하는 오실레이터가 제안된다.
본 발명의 일 실시 예에 의하면, 캐패시터 센싱 및 인덕티브 센싱중 적어도 하나의 센싱을 수행하는 터치 센싱 장치에 적용될 수 있고, 동작 초기에 발진 주파수의 고속 안정화(fast settling)을 달성할 수 있고, 이에 따라 동작 초기의 주파수 시프트(frequency shift)를 줄일 수 있어 터치 센싱 감도를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 커패시터 회로의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 오실레이터의 일 예시도이다.
도 3은 커패시터 회로의 일 예시도이다.
도 4는 커패시터 회로의 일 예시도이다.
도 5는 커패시터 회로의 일 예시도이다.
도 6은 커패시터 회로의 일 예시도이다.
도 7은 제1 선택 스위치 온상태의 커패시터 회로 등가 예시도이다.
도 8은 제1 선택 스위치 오프상태의 커패시터 회로 등가 예시도이다.
도 9는 제1 선택 스위치 오프상태 및 제2 스위치 소자 온상태의 커패시터 회로 등가 예시도이다.
도 10은 스위칭 제어기의 선택 제어신호 및 쇼트 제어신호에 대한 일 예시도이다.
도 11 (a)는, 제2 스위치가 없는 경우의 오실레이터의 안정화 시간 설명도이고, 도 11 (b)는 제2 스위치가 있는 경우의 오실레이터의 안정화 시간 설명도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 커패시터 회로의 일 예시도이고, 도 2는 본 발명의 일 실시 예에 따른 오실레이터의 일 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 오실레이터(10)는, 커패시터 회로(100), 인덕터 회로(200), 및 스위칭 제어기(50)를 포함할 수 있다.
도 1 및 도 2를 참조하면, 커패시터 회로(100)는, 커패시터 어레이(110), 선택 스위치 회로(130), 및 쇼트 스위치 회로(150)를 포함할 수 있다.
커패시터 어레이(110)는, 서로 병렬로 접속된 제1 내지 제n 커패시터(C1~ Cn)를 포함할 수 있다. 일 예로, 제1 내지 제n 커패시터(C1~ Cn)는 서로 동일한 커패시턴스를 포함할 수 있고, 다른 일 예로, 제1 내지 제n 커패시터(C1~ Cn)는 적어도 하나가 다른 커패시턴스를 포함할 수 있다.
선택 스위치 회로(130)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 직렬로 접속된 제1 내지 제n 선택 스위치(SW1_1~SW1_n)를 포함할 수 있다.
쇼트 스위치 회로(150)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치(SW1_1~SW1_n)와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)를 포함할 수 있다.
도 2를 참조하면, 인덕터 회로(200)는, 공진을 위해 상기 커패시터 회로(100)에 연결될 수 있다. 일 예로, 인덕터 회로(200)는 적어도 하나의 인덕터 소자를 포함할 수 있다.
스위칭 제어기(50)는, 상기 제1 내지 제n 커패시터(C1~ Cn)중 적어도 하나의 커패시터에 대한 선택을 제어할 수 있다.
일 예로, 스위칭 제어기(50)는, 제1 제어신호(SC1)를 생성하여 선택 스위치 회로(130)에 출력할 수 있고, 제2 제어신호(SC2)를 생성하여 쇼트 스위치 회로(150)에 출력할 수 있다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 3은 커패시터 회로의 일 예시도이고, 도 4는 커패시터 회로의 일 예시도이다.
도 3을 참조하면, 커패시터 회로(100)는 싱글 오실레이션을 위한 제1 커패시터 회로(100-1)를 포함할 수 있다.
제1 커패시터 회로(100-1)는 제1 커패시터 어레이(110), 제1 선택 스위치 회로(130), 및 제1 쇼트 스위치 회로(150)를 포함할 수 있다.
제1 커패시터 어레이(110)는, 서로 병렬로 접속된 제1 내지 제n 커패시터(C1~ Cn)를 포함할 수 있다.
제1 선택 스위치 회로(130)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 직렬로 접속된 제1 내지 제n 선택 스위치(SW1_1~SW1_n)를 포함할 수 있다. 일 예로, 제1 내지 제n 선택 스위치(SW1_1~SW1_n)는 NMOS 트랜지스터로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
일 예로, 제1 발진신호(Vosc1)의 출력단(OT)과 접지(GT) 사이에, 제1 커패시터(C1)와 제1 선택 스위치(SW1_1)가 직렬로 접속되고, 제n 커패시터(Cn)와 제n 선택 스위치(SW1_n)가 직렬로 접속될 수 있다.
제1 쇼트 스위치 회로(150)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치(SW1_1~SW1_n)와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)를 포함할 수 있다. 일 예로, 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)는 트랜스미션 게이트(Transmission Gate)로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 4를 참조하면, 커패시터 회로(100)는 차동 오실레이션을 위한 제1 커패시터 회로(100-1) 및 제2 커패시터 회로(100-2)를 포함할 수 있다.
제1 커패시터 회로(100-1)는 도 3에 도시된 회로와 동일하므로, 중복되는 설명을 생략한다.
제2 커패시터 회로(110-2)는 제2 커패시터 어레이(110b), 제2 선택 스위치 회로(130b), 및 제2 쇼트 스위치 회로(150b)를 포함할 수 있다.
제2 커패시터 어레이(110b)는, 서로 병렬로 접속된 제1 내지 제n 커패시터(C1b~ Cnb)를 포함할 수 있다.
제2 선택 스위치 회로(130b)는, 상기 제1 내지 제n 커패시터(C1b~ Cnb) 각각에 직렬로 접속된 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)를 포함할 수 있다. 일 예로, 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)는 NMOS 트랜지스터로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
일 예로, 제2 발진신호(Vosc1b)의 출력단(OT)과 접지(GT) 사이에, 제1 커패시터(C1b)와 제1 선택 스위치(SW1_1b)가 직렬로 접속되고, 제n 커패시터(Cnb)와 제n 선택 스위치(SW1_nb)가 직렬로 접속될 수 있다.
제2 쇼트 스위치 회로(150b)는, 상기 제1 내지 제n 커패시터(C1b~ Cnb) 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치(SW2_1b~SW2_nb)를 포함할 수 있다. 일 예로, 제1 내지 제n 쇼트 스위치(SW2_1b~SW2_nb)는 트랜스미션 게이트(Transmission Gate)로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 5는 커패시터 회로의 일 예시도이고, 도 6은 커패시터 회로의 일 예시도이다.
도 5를 참조하면, 커패시터 회로(100)는 싱글 오실레이션을 위한 제1 커패시터 회로(100-1)를 포함할 수 있다.
제1 커패시터 회로(100-1)는 제1 커패시터 어레이(110), 제1 선택 스위치 회로(130), 및 제1 쇼트 스위치 회로(150)를 포함할 수 있다.
제1 커패시터 어레이(110)는, 서로 병렬로 접속된 제1 내지 제n 커패시터(C1~ Cn)를 포함할 수 있다.
제1 선택 스위치 회로(130)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 직렬로 접속된 제1 내지 제n 선택 스위치(SW1_1~SW1_n)를 포함할 수 있다. 일 예로, 제1 내지 제n 선택 스위치(SW1_1~SW1_n)는 PMOS 트랜지스터로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
일 예로, 전원단(ST)과 제1 발진신호(Vosc1)의 출력단(OT) 사이에, 제1 선택 스위치(SW1_1)와 제1 커패시터(C1)가 직렬로 접속되고, 제n 선택 스위치(SW1_n)와 제n 커패시터(Cn)가 직렬로 접속될 수 있다.
제1 쇼트 스위치 회로(150)는, 상기 제1 내지 제n 커패시터(C1~ Cn) 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치(SW1_1~SW1_n)와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)를 포함할 수 있다. 일 예로, 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)는 트랜스미션 게이트(Transmission Gate)로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 6을 참조하면, 커패시터 회로(100)는 차동 오실레이션을 위한 제1 커패시터 회로(100-1) 및 제2 커패시터 회로(100-2)를 포함할 수 있다.
제1 커패시터 회로(100-1)는 도 5에 도시된 회로와 동일하므로, 중복되는 설명을 생략한다.
제2 커패시터 회로(110-2)는 제2 커패시터 어레이(110b), 제2 선택 스위치 회로(130b), 및 제2 쇼트 스위치 회로(150b)를 포함할 수 있다.
제2 커패시터 어레이(110b)는, 서로 병렬로 접속된 제1 내지 제n 커패시터(C1b~ Cnb)를 포함할 수 있다.
제2 선택 스위치 회로(130b)는, 상기 제1 내지 제n 커패시터(C1b~ Cnb) 각각에 직렬로 접속된 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)를 포함할 수 있다. 일 예로, 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)는 PMOS 트랜지스터로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
일 예로, 전원단(ST)과 제2 발진신호(Vosc1b)의 출력단(OT) 사이에, 제1 선택 스위치(SW1_1b)와 제1 커패시터(C1b)가 직렬로 접속되고, 제n 선택 스위치(SW1_nb)와 제n 커패시터(Cnb)가 직렬로 접속될 수 있다.
제2 쇼트 스위치 회로(150b)는, 상기 제1 내지 제n 커패시터(C1b~ Cnb) 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치(SW1_1b~SW1_nb)와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치(SW2_1b~SW2_nb)를 포함할 수 있다. 일 예로, 제1 내지 제n 쇼트 스위치(SW2_1b~SW2_nb)는 트랜스미션 게이트(Transmission Gate)로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 7은 제1 선택 스위치 온상태의 커패시터 회로 등가 예시도이고, 도 8은 제1 선택 스위치 오프상태의 커패시터 회로 등가 예시도이다.
도 7 및 도 8을 참조하면, 제1 커패시터 회로(100)가 제1 커패시터(C1) 및 제1 선택 스위치(SW1_1)를 포함하는 경우, 제1 선택 스위치(SW1_1)가 온(ON) 상태일 때의 등가회로는 도 7에 도시되어 있고, 제1 선택 스위치(SW1_1)가 오프(OFF) 상태일 때의 등가회로는 도 8에 도시되어 있다.
도 7을 참조하면, 제1 선택 스위치(SW1_1)가 온상태인 경우에, 제1 선택 스위치(SW1_1)가 수 옴(ohn) 이하의 작은 저항값을 가질 수 있다. 온상태인 제1 선택 스위치(SW1_1)에 의해, 공진을 위해 상기 제1 커패시터(C1)가 인덕터 회로(200, 도 2)에 접속될 수 있다.
도 8을 참조하면, 제1 선택 스위치(SW1_1)가 오프상태인 경우에는 제1 선택 스위치(SW1_1)가 수메가옴 이상의 매우 큰 저항값을 갖는다. 이때, 수메가 옴(ohm)의 저항값이 제1 커패시터(C1)와 직렬로 연결된 경우에는 큰 시정수(time constant)가 되어 제1 커패시터(C1)의 방전에 큰 시간이 걸리므로, 쇼트 스위치가 없는 경우에는 주파수 안정화에 큰 지연시간을 만들어 내는 문제점이 있다.
이와 같은 문제점을 해소하기 위해서, 본 발명의 커패시터 회로(100)는 도 9와 같이, 제1 쇼트 스위치(SW2_1)를 더 포함할 수 있다.
도 9는 제1 선택 스위치 오프상태 및 제2 스위치 소자 온상태의 커패시터 회로 등가 예시도이다.
도 9를 참조하면, 커페시터 회로(100)는, 제k 커패시터(Ck)(여기서, 1≤k≤n이고, n은 2이상의 정수), 제k 선택 스위치(SW1_k) 및 제k 쇼트 스위치(SW2_k)를 포함할 수 있다.
상기 제1 내지 제n 선택 스위치(SW1_1~SW1_n)중 제k 선택 스위치(SW1_k)는, 상기 제1 내지 제n 커패시터(C1~ Cn)중 제k 커패시터(Ck)에 직렬로 접속될 수 있다.
상기 제1 내지 제n 쇼트 스위치(SW2_1~SW2_n)중 제k 쇼트 스위치(SW2_k)는, 상기 제1 내지 제n 커패시터(C1~ Cn)중 제k 커패시터(Ck)에 병렬로 접속될 수 있다.
그리고, 상기 제k 쇼트 스위치(SW2_k)는, 쇼트 제어신호(SW2)에 응답하여, 선택 제어신호(SW1)에 응답하여 동작하는 상기 제k 선택 스위치(SW1_k)가 온상태이면 오프상태로 되고, 상기 제k 선택 스위치(SW1_k)가 오프상태이면 온상태로 될 수 있다.
일 예로, 상기 제k 쇼트 스위치(SW2_k)는, 온상태인 경우, 상기 제k 커패시터(Ck)의 양단을 연결하여, 상기 제k 커패시터(Ck)의 양단 전위를 동일하게 할 수 있다.
제k 선택 스위치(SW1_k)가 오프상태로 되면, 상기 제k 쇼트 스위치(SW2_k)가 온상태로 되어, 제k 커패시터(C1)의 양단의 전위차가 0으로 되므로 방전(Discharging) 문제가 해결될 수 있다.
이후, 제k 커패시터(Ck)가 제1 커패시터(C1)이고, 제k 선택 스위치(SW1_k)가 제1 선택 스위치(SW1_1)이고, 제k 쇼트 스위치(SW2_k)가 제1 쇼트 스위치(SW2_1)인 경우에 대해 설명한다.
제1 선택 스위치(SW1_1)가 온상태시에는 제1 쇼트 스위치(SW2_1)가 오프상태로 되고, 반대로 제1 선택 스위치(SW1_1)가 오프상태시에는 제1 쇼트 스위치(SW2_1)가 온상태로 될 수 있다. 환언하면, 제1 커패시터(C1)의 커패시턴스가 보이는 경우는 제1 선택 스위치(SW1_1)가 온 되고 제1 쇼트 스위치(SW2_1)가 오프된 경우이며, 제1 커패시터(C1)의 커패시턴스가 보이지 않는 경우는 제1 선택 스위치(SW1_1)가 오프되고 제1 쇼트 스위치(SW2_1)가 온된 경우이다.
한편, 기존의 커패시터 회로에서 문제가 되었던 제1 선택 스위치(SW1_1)가 오프상태에서, 제1 선택 스위치(SW1_1)의 큰 저항 때문에 방전(Discharging) 시간이 질어지게 되어 초기 안정화에 악영향을 주었지만, 본 발명의 커패시터 회로에서는 제1 선택 스위치(SW1_1)가 오프되는 동안에 제1 쇼트 스위치(SW2_1)가 온상태로 되므로 제1 커패시터(C1) 양단의 전위차가 0으로 되므로, 안정화 시간을 단축할 수 있으며, 이에 따라 방전(Discharging) 문제가 해결될 수 있다.
도 10은 스위칭 제어기의 선택 제어신호 및 쇼트 제어신호에 대한 일 예시도이다.
도 10을 참조하면, 일 예로, 스위칭 제어기(50)는, 제1 선택 신호(SC1_1) 내지 제n 선택 신호(SC1-n)를 포함하는 선택 제어신호(SC1)를 생성하고, 상기 제1 선택 신호(SC1_1) 내지 제n 선택 신호(SC1-n) 각각을 선택 스위치 회로(130)의 제1 선택 스위치(SW1_1) 내지 제n 선택 스위치(SW1_n) 각각에 출력할 수 있다.
또한, 스위칭 제어기(50)는, 제1 쇼트 신호(SC2_1) 내지 제n 쇼트 신호(SC2-n)를 포함하는 쇼트 제어신호(SC2)를 생성하고, 제1 쇼트 신호(SC2_1) 내지 제n 쇼트 신호(SC2-n) 각각을 쇼트 스위치 회로(150)의 제1 쇼트 스위치(SW2_1) 내지 제n 쇼트 스위치(SW2_n) 각각에 출력할 수 있다.
도 11 (a)는, 제2 스위치가 없는 경우의 오실레이터의 안정화 시간 설명도이고, 도 11 (b)는 제2 스위치가 있는 경우의 오실레이터의 안정화 시간 설명도이다.
도 11(a)를 참조하면, 제2 스위치가 없는 경우의 오실레이터의 안정화 시간(TS)은, 대략 10.0ms이다. 도 11(b)를 참조하면, 제2 스위치가 있는 경우의 오실레이터의 안정화 시간(TS)은 거의 0ms이다.
도 11(a) 및 도 11(b)를 참조하면, 기존의 오실레이터의 안정화 시간에 비하여, 본 발명에 의한 오실레이터의 안정화 시간이 대폭 단축되었음을 알 수 있다.
전술한 바와 같은 본 발명의 커패시터 회로를 포함하는 오실레이터가 터치 센싱 장치에 적용될 수 있고, 이 경우, 터치 센싱을 위한 오실레이터 주파수가 고속으로 안정화될 수 있어서, 터치 센싱 장치에서의 동작 초기에 인식 오류 문제를 해결할 수 있다.
한편, 본 발명의 일 실시 예에 따른 오실레이터의 스위치 제어기는, 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등), 입력 디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)이 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
50: 스위칭 제어기
100: 커패시터 회로
110: 커패시터 어레이
130: 선택 스위치 회로
150: 쇼트 스위치 회로
C1~ Cn: 제1 내지 제n 커패시터
SW1_1~SW1_n: 제1 내지 제n 선택 스위치
SW2_1~SW2_n: 제1 내지 제n 쇼트 스위치
200: 인덕터 회로

Claims (16)

  1. 서로 병렬로 접속된 제1 내지 제n(여기서, n은 2이상의 정수) 커패시터를 포함하는 커패시터 어레이;
    상기 제1 내지 제n 커패시터 각각에 직렬로 접속된 제1 내지 제n 선택 스위치를 포함하는 선택 스위치 회로; 및
    상기 제1 내지 제n 커패시터 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치를 포함하는 쇼트 스위치 회로;
    를 포함하는 커패시터 회로.
  2. 제1항에 있어서, 상기 제1 내지 제n 선택 스위치중 제k(여기서, 1≤k≤n이고, n은 2이상의 정수) 선택 스위치는
    상기 제1 내지 제n 커패시터중 제k 커패시터에 직렬로 접속된
    커패시터 회로.
  3. 제2항에 있어서, 상기 제1 내지 제n 쇼트 스위치중 제k 쇼트 스위치는
    상기 제1 내지 제n 커패시터중 제k 커패시터에 병렬로 접속된
    커패시터 회로.
  4. 제3항에 있어서, 상기 제k 쇼트 스위치는,
    쇼트 제어신호에 응답하여, 선택 제어신호에 응답하여 동작하는 상기 제k 선택 스위치가 온상태이면 오프상태로 되고, 상기 제k 선택 스위치가 오프상태이면 온상태로 되는
    커패시터 회로.
  5. 제4항에 있어서, 상기 제k 쇼트 스위치는,
    온상태인 경우, 상기 제k 커패시터의 양단을 연결하여, 상기 제k 커패시터의 양단 전위를 동일하게 하는
    커패시터 회로.
  6. 제1항에 있어서, 상기 제1 내지 제n 선택 스위치 각각은
    NMOS 트랜지스터로 이루어진
    커패시터 회로.
  7. 제1항에 있어서, 상기 제1 내지 제n 선택 스위치 각각은
    PMOS 트랜지스터로 이루어진
    커패시터 회로.
  8. 제1항에 있어서, 상기 제1 내지 제n 쇼트 스위치 각각은
    트랜스미션 게이트(Transmission Gate)로 이루어진
    커패시터 회로.
  9. 서로 병렬로 접속된 제1 내지 제n(여기서, n은 2이상의 정수) 커패시터를 포함하는 커패시터 회로;
    공진을 위해 상기 커패시터 회로에 연결된 인덕터 회로; 및
    상기 제1 내지 제n 커패시터중 적어도 하나의 커패시터에 대한 선택을 제어하는 스위칭 제어기; 를 포함하고,
    상기 커패시터 회로는,
    상기 제1 내지 제n 커패시터를 포함하는 커패시터 어레이;
    상기 제1 내지 제n 커패시터 각각에 직렬로 접속된 제1 내지 제n 선택 스위치를 포함하는 선택 스위치 회로; 및
    상기 제1 내지 제n 커패시터 각각에 병렬로 접속되어, 상기 제1 내지 제n 선택 스위치와는 상보적으로 동작하는 제1 내지 제n 쇼트 스위치를 포함하는 쇼트 스위치 회로;
    를 포함하는 오실레이터.
  10. 제9항에 있어서, 상기 제1 내지 제n 선택 스위치중 제k(여기서, 1≤k≤n이고, n은 2이상의 정수) 선택 스위치는
    상기 제1 내지 제n 커패시터중 제k 커패시터에 직렬로 접속된
    오실레이터..
  11. 제10항에 있어서, 상기 제1 내지 제n 쇼트 스위치중 제k 쇼트 스위치는
    상기 제1 내지 제n 커패시터중 제k 커패시터에 병렬로 접속된
    오실레이터.
  12. 제11항에 있어서, 상기 제k 쇼트 스위치는,
    쇼트 제어신호에 응답하여, 선택 제어신호에 응답하여 동작하는 상기 제k 선택 스위치가 온상태이면 오프상태로 되고, 상기 제k 선택 스위치가 오프상태이면 온상태로 되는
    오실레이터.
  13. 제12항에 있어서, 상기 제k 쇼트 스위치는,
    온상태인 경우, 상기 제k 커패시터의 양단을 연결하여, 상기 제k 커패시터의 양단 전위를 동일하게 하는
    오실레이터.
  14. 제9항에 있어서, 상기 제1 내지 제n 선택 스위치 각각은
    NMOS 트랜지스터로 이루어진
    오실레이터.
  15. 제9항에 있어서, 상기 제1 내지 제n 선택 스위치 각각은
    PMOS 트랜지스터로 이루어진
    오실레이터.
  16. 제9항에 있어서, 상기 제1 내지 제n 쇼트 스위치 각각은
    트랜스미션 게이트(Transmission Gate)로 이루어진
    오실레이터.
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