JP2002204148A - 遅延回路および該遅延回路を用いたウェーハテスト回路 - Google Patents
遅延回路および該遅延回路を用いたウェーハテスト回路Info
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Abstract
(57)【要約】
【課題】 多種類の露光マスクを不要とし、ウェハーテ
ストまでを完了させた状態で在庫することができ、納品
までの時間を短縮できる遅延回路、ウェハーテスト時の
テスト時間を短縮することが可能なウェーハテスト回路
を提供すること。 【解決手段】 （Ｎ−４）段目の遅延時間（０.２５
Ｓ）の測定によりウェハーテストを行った後、レーザト
リミングによりヒューズを選択的に切断することによ
り、遅延時間を０.２５Ｓ、０.５Ｓ、１.０Ｓ、２.０
Ｓ、４.０Ｓのうち、所望の値に設定する。各段に接続
されたヒューズとヒューズとの間には、貫通電流防止の
ために高抵抗値（例えば、３００ｋΩ）の電流制限抵抗
が挿入されている。
ストまでを完了させた状態で在庫することができ、納品
までの時間を短縮できる遅延回路、ウェハーテスト時の
テスト時間を短縮することが可能なウェーハテスト回路
を提供すること。 【解決手段】 （Ｎ−４）段目の遅延時間（０.２５
Ｓ）の測定によりウェハーテストを行った後、レーザト
リミングによりヒューズを選択的に切断することによ
り、遅延時間を０.２５Ｓ、０.５Ｓ、１.０Ｓ、２.０
Ｓ、４.０Ｓのうち、所望の値に設定する。各段に接続
されたヒューズとヒューズとの間には、貫通電流防止の
ために高抵抗値（例えば、３００ｋΩ）の電流制限抵抗
が挿入されている。
Description
【０００１】
【発明の属する技術分野】本発明は、オシレータと縦続
接続した複数のフリップフロップからなる２進多段カウ
ンタとから構成される遅延回路に係り、特にレーザトリ
ミングによりヒューズを選択的に切断することで所望の
遅延時間を設定することが可能な遅延回路およびそれを
用いたウェーハテスト回路に関する。
接続した複数のフリップフロップからなる２進多段カウ
ンタとから構成される遅延回路に係り、特にレーザトリ
ミングによりヒューズを選択的に切断することで所望の
遅延時間を設定することが可能な遅延回路およびそれを
用いたウェーハテスト回路に関する。
【０００２】
【従来の技術】遅延回路は、入力信号を遅延するために
様々な半導体電子回路に組み込まれている。例えば、充
放電保護回路において、過充電，過放電，放電過電流，
または充電過電流から２次電池を保護するために、過充
電，過放電，放電過電流，または充電過電流を検出した
場合、これらの検出信号を、それぞれに対応して予め決
められた所定時間だけ遅延回路で遅延させた後、充放電
経路に設けられた充電制御用スイッチまたは放電制御用
スイッチに加えてこれらのスイッチをオフにする構成が
提案されている。このような技術については、例えば、
特開平９−１８２２８３号公報、特開平１１−１０３５
２８号公報、あるいは本出願人が先に出願した特願２０
００−８３３７５号などに開示されている。
様々な半導体電子回路に組み込まれている。例えば、充
放電保護回路において、過充電，過放電，放電過電流，
または充電過電流から２次電池を保護するために、過充
電，過放電，放電過電流，または充電過電流を検出した
場合、これらの検出信号を、それぞれに対応して予め決
められた所定時間だけ遅延回路で遅延させた後、充放電
経路に設けられた充電制御用スイッチまたは放電制御用
スイッチに加えてこれらのスイッチをオフにする構成が
提案されている。このような技術については、例えば、
特開平９−１８２２８３号公報、特開平１１−１０３５
２８号公報、あるいは本出願人が先に出願した特願２０
００−８３３７５号などに開示されている。
【０００３】図４は、上記従来技術において用いられて
いる遅延回路を概念的に示す図であり、過充電，過放
電，放電過電流，または充電過電流などを検出する検出
回路１００の検出信号を遅延回路２００で所定時間遅延
させて遅延出力を得、この遅延出力を図示しない充電制
御用スイッチや放電制御用スイッチをオフにするように
したもので、ここで遅延回路２００はオシレータ２０１
とカウンタ２０２から構成されている。カウンタ２０２
は、縦続接続した複数のフリップフロップからなる２進
多段カウンタで構成され、遅延出力を取る段を選択する
ことによって所望の遅延時間を得るようにしている。
いる遅延回路を概念的に示す図であり、過充電，過放
電，放電過電流，または充電過電流などを検出する検出
回路１００の検出信号を遅延回路２００で所定時間遅延
させて遅延出力を得、この遅延出力を図示しない充電制
御用スイッチや放電制御用スイッチをオフにするように
したもので、ここで遅延回路２００はオシレータ２０１
とカウンタ２０２から構成されている。カウンタ２０２
は、縦続接続した複数のフリップフロップからなる２進
多段カウンタで構成され、遅延出力を取る段を選択する
ことによって所望の遅延時間を得るようにしている。
【０００４】図５〜７は、上述したオシレータ２０１と
２進多段カウンタ２０２からなる従来の遅延回路におけ
る２進多段カウンタ２０２から所望の遅延出力を得るた
めの構成を説明する図である。図５は、Ｎ段構成のフリ
ップフロップの最終段（Ｎ段目）のフリップフロックの
出力を遅延出力とする図であり、図６は、（Ｎ−２）段
目のフリップフロップの出力を遅延出力とする図であ
り、図７は、Ｎ段目のフリップフロップの出力と（Ｎ−
２）段目のフリップフロップの出力のＡＮＤ（論理積）
を取って遅延出力とする図である。
２進多段カウンタ２０２からなる従来の遅延回路におけ
る２進多段カウンタ２０２から所望の遅延出力を得るた
めの構成を説明する図である。図５は、Ｎ段構成のフリ
ップフロップの最終段（Ｎ段目）のフリップフロックの
出力を遅延出力とする図であり、図６は、（Ｎ−２）段
目のフリップフロップの出力を遅延出力とする図であ
り、図７は、Ｎ段目のフリップフロップの出力と（Ｎ−
２）段目のフリップフロップの出力のＡＮＤ（論理積）
を取って遅延出力とする図である。
【０００５】フリップフロップの初段における遅延時間
をｄとすると、図５に示す遅延回路の遅延時間はｄ・２
N-1であり、図６に示す遅延回路の遅延時間はｄ・２N ―
3であり、図７に示す遅延回路の遅延時間はｄ・（２N-1
＋２N ― 3）である。例えば、Ｎ＝５、ｄ＝０.２５Ｓと
すると、図５の遅延回路における遅延時間は４Ｓ、図６
の遅延回路における遅延時間は１Ｓ、図７の遅延回路に
おける遅延時間は５Ｓとなる。
をｄとすると、図５に示す遅延回路の遅延時間はｄ・２
N-1であり、図６に示す遅延回路の遅延時間はｄ・２N ―
3であり、図７に示す遅延回路の遅延時間はｄ・（２N-1
＋２N ― 3）である。例えば、Ｎ＝５、ｄ＝０.２５Ｓと
すると、図５の遅延回路における遅延時間は４Ｓ、図６
の遅延回路における遅延時間は１Ｓ、図７の遅延回路に
おける遅延時間は５Ｓとなる。
【０００６】従来は、図５〜７の如き遅延回路を製造す
る場合、それぞれの遅延時間に対応する露光マスクを予
め用意しておき、所望の遅延時間に対応する露光マスク
を使用して遅延回路を製造するようにしていた（ここで
フリップフロップの段数自体は予め回路として用意され
ているものとする）。
る場合、それぞれの遅延時間に対応する露光マスクを予
め用意しておき、所望の遅延時間に対応する露光マスク
を使用して遅延回路を製造するようにしていた（ここで
フリップフロップの段数自体は予め回路として用意され
ているものとする）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術は次のような問題点を有している。すなわ
ち、遅延回路に対して顧客から要求される遅延時間が複
数種類にわたる場合、その遅延時間に対応する複数種類
分の枚数の露光マスクを予め用意しておく必要があり、
かつ、顧客からの注文が確定しどの露光マスクを使用し
たらよいかが決まるまで、その露光マスクを用いて行う
工程の直前で作業を中断して待つ必要があった。
た従来技術は次のような問題点を有している。すなわ
ち、遅延回路に対して顧客から要求される遅延時間が複
数種類にわたる場合、その遅延時間に対応する複数種類
分の枚数の露光マスクを予め用意しておく必要があり、
かつ、顧客からの注文が確定しどの露光マスクを使用し
たらよいかが決まるまで、その露光マスクを用いて行う
工程の直前で作業を中断して待つ必要があった。
【０００８】また、その顧客から要求される複数種類分
の製品の中で、初期特性を測定するウェハーテスト時間
は遅延時間の大きい製品ほど大きくなっていた。例え
ば、図５〜７の例では、（図６のウェハーテスト時間）
＜（図５のウェハーテスト時間）＜（図７のウェハーテ
スト時間）のように、遅延時間の大きい遅延回路ほど大
きいウェハーテスト時間を必要としていた。
の製品の中で、初期特性を測定するウェハーテスト時間
は遅延時間の大きい製品ほど大きくなっていた。例え
ば、図５〜７の例では、（図６のウェハーテスト時間）
＜（図５のウェハーテスト時間）＜（図７のウェハーテ
スト時間）のように、遅延時間の大きい遅延回路ほど大
きいウェハーテスト時間を必要としていた。
【０００９】本発明の目的は、上記問題点を解消し、多
種類の露光マスクを不要とし、ウェハーテストまでを完
了させた状態で在庫することができ、納品までの時間を
短縮できる遅延回路（請求項１〜２）、およびウェハー
テスト時のテスト時間を短縮することが可能なウェーハ
テスト回路（請求項３）を提供することである。
種類の露光マスクを不要とし、ウェハーテストまでを完
了させた状態で在庫することができ、納品までの時間を
短縮できる遅延回路（請求項１〜２）、およびウェハー
テスト時のテスト時間を短縮することが可能なウェーハ
テスト回路（請求項３）を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、 ａ）請求項１記載の発明は、オシレータと縦続接続した
複数のフリップフロップからなる２進多段カウンタとか
ら構成される遅延回路であって、２進多段カウンタの所
望の各段から選択的に切断可能なヒューズを介して遅延
信号を出力するとともに、該各段のヒューズ間を抵抗を
介して接続したことを特徴としている。
め、 ａ）請求項１記載の発明は、オシレータと縦続接続した
複数のフリップフロップからなる２進多段カウンタとか
ら構成される遅延回路であって、２進多段カウンタの所
望の各段から選択的に切断可能なヒューズを介して遅延
信号を出力するとともに、該各段のヒューズ間を抵抗を
介して接続したことを特徴としている。
【００１１】ｂ）請求項２記載の発明は、オシレータと
縦続接続した複数のフリップフロップからなる２進多段
カウンタとから構成される遅延回路であって、２進多段
カウンタの複数の段から選択的に切断可能なヒューズと
論理回路を介して遅延信号を出力するとともに、該各段
のヒューズ間を抵抗を介して接続したことを特徴として
いる。
縦続接続した複数のフリップフロップからなる２進多段
カウンタとから構成される遅延回路であって、２進多段
カウンタの複数の段から選択的に切断可能なヒューズと
論理回路を介して遅延信号を出力するとともに、該各段
のヒューズ間を抵抗を介して接続したことを特徴として
いる。
【００１２】ｃ）請求項３記載の発明は、請求項１また
は２記載の遅延回路を用いたウェーハテスト回路であっ
て、２進多段カウンタのヒューズが接続された最下段の
出力によってオシレータを所望の周波数に合わせ込むた
めの初期特性テストを行うことを特徴としている。
は２記載の遅延回路を用いたウェーハテスト回路であっ
て、２進多段カウンタのヒューズが接続された最下段の
出力によってオシレータを所望の周波数に合わせ込むた
めの初期特性テストを行うことを特徴としている。
【００１３】上記構成によれば、前記ヒューズを選択的
に切断（レーザトリミング）することにより、あらゆる
遅延時間設定が可能になるため、多種類の露光マスクを
不要とし、ウェハーテストまでを完了させた状態で在庫
することができ、顧客からの注文に対して後工程のレー
ザートリミング以降での対応となるのでデリバリが改善
し、かつウェハーテスト時のテスト時間の短縮化が可能
となる。
に切断（レーザトリミング）することにより、あらゆる
遅延時間設定が可能になるため、多種類の露光マスクを
不要とし、ウェハーテストまでを完了させた状態で在庫
することができ、顧客からの注文に対して後工程のレー
ザートリミング以降での対応となるのでデリバリが改善
し、かつウェハーテスト時のテスト時間の短縮化が可能
となる。
【００１４】
【発明の実施の形態】以下、図面を用いて本発明の実施
例を説明する。図１および図２は、本発明の実施例を説
明するための図である。従来は、使用する露光マスクの
選択の仕方によって遅延時間の設定を行っていたが、本
実施例では、図１または２に示すように２進多段カウン
タの段と段との間または段と遅延出力の間に切断可能な
ヒューズと抵抗または論理回路を接続しておき、該ヒュ
ーズの選択的に切断により遅延時間の設定を行うように
したものである。
例を説明する。図１および図２は、本発明の実施例を説
明するための図である。従来は、使用する露光マスクの
選択の仕方によって遅延時間の設定を行っていたが、本
実施例では、図１または２に示すように２進多段カウン
タの段と段との間または段と遅延出力の間に切断可能な
ヒューズと抵抗または論理回路を接続しておき、該ヒュ
ーズの選択的に切断により遅延時間の設定を行うように
したものである。
【００１５】本実施例における遅延回路は、オシレータ
と２進多段カウンタで構成されているが、オシレータの
周波数はレーザトリミングにより規定の周波数に変更す
ることが可能であり、この周波数の変更により遅延時間
を所望の時間に設定することもできる。ここでオシレー
タの周波数は、ウェハーテスト時の遅延時間を測定しそ
の遅延時間から前工程後のオシレータの周波数が分かる
ことから、そのデータを元にトリミングを実行するよう
に構成する。
と２進多段カウンタで構成されているが、オシレータの
周波数はレーザトリミングにより規定の周波数に変更す
ることが可能であり、この周波数の変更により遅延時間
を所望の時間に設定することもできる。ここでオシレー
タの周波数は、ウェハーテスト時の遅延時間を測定しそ
の遅延時間から前工程後のオシレータの周波数が分かる
ことから、そのデータを元にトリミングを実行するよう
に構成する。
【００１６】前述したように、図５〜７に示した従来の
構成では異なるフリップフロップの段の出力を遅延出力
としているため、ウェハーテスト時の遅延時間測定に要
するテスト時間は異なる。しかし、本実施例では、図１
に示すように（Ｎ−４）段目〜Ｎ段目の各段の間をヒュ
ーズと抵抗で接続することにより、ウェハーテスト時の
遅延時間としては（Ｎ−４）段目の出力がハイレベル
“Ｈ”になった時間で決まるので、接続している最下段
の遅延時間（０.２５Ｓ）の測定でウェーハテストが実
行されることになる。従って、図５〜図７に示した従来
構成の遅延回路に比べ、ウェーハテスト時間を大幅に短
縮できることが分かる。
構成では異なるフリップフロップの段の出力を遅延出力
としているため、ウェハーテスト時の遅延時間測定に要
するテスト時間は異なる。しかし、本実施例では、図１
に示すように（Ｎ−４）段目〜Ｎ段目の各段の間をヒュ
ーズと抵抗で接続することにより、ウェハーテスト時の
遅延時間としては（Ｎ−４）段目の出力がハイレベル
“Ｈ”になった時間で決まるので、接続している最下段
の遅延時間（０.２５Ｓ）の測定でウェーハテストが実
行されることになる。従って、図５〜図７に示した従来
構成の遅延回路に比べ、ウェーハテスト時間を大幅に短
縮できることが分かる。
【００１７】図１において、（Ｎ−４）段目の遅延時間
（０.２５Ｓ）の測定によりウェハーテストを行った
後、遅延時間を０.２５Ｓ、０.５Ｓ、１.０Ｓ、２.０
Ｓ、４.０Ｓのうち、所望の値に設定する。遅延時間を
０.２５Ｓにするには、ヒューズ１以外を全てトリミン
グし、遅延時間を０.５Ｓにするには、ヒューズ２以外
を全てトリミングし、遅延時間を１.０Ｓにするには、
ヒューズ３以外を全てトリミングし、遅延時間を２.０
Ｓにするには、ヒューズ４以外を全てトリミングし、遅
延時間を４.０Ｓにするには、ヒューズ５以外を全てト
リミングすればよい。これは、ヒューズと抵抗で接続さ
れた各段のフリップフロップの出力のうちの１個のフリ
ップフロップの出力を遅延時間出力端子とする回路例で
ある。
（０.２５Ｓ）の測定によりウェハーテストを行った
後、遅延時間を０.２５Ｓ、０.５Ｓ、１.０Ｓ、２.０
Ｓ、４.０Ｓのうち、所望の値に設定する。遅延時間を
０.２５Ｓにするには、ヒューズ１以外を全てトリミン
グし、遅延時間を０.５Ｓにするには、ヒューズ２以外
を全てトリミングし、遅延時間を１.０Ｓにするには、
ヒューズ３以外を全てトリミングし、遅延時間を２.０
Ｓにするには、ヒューズ４以外を全てトリミングし、遅
延時間を４.０Ｓにするには、ヒューズ５以外を全てト
リミングすればよい。これは、ヒューズと抵抗で接続さ
れた各段のフリップフロップの出力のうちの１個のフリ
ップフロップの出力を遅延時間出力端子とする回路例で
ある。
【００１８】各段のフリップフロップに接続されたヒュ
ーズとヒューズとの間には、貫通電流防止のために高抵
抗値（例えば、３００ｋΩ）の電流制限抵抗が挿入され
ている。すなわち、（Ｎ−４）段目のフリップフロップ
に接続されたヒューズ１と（Ｎ−３）段目のフリップフ
ロップに接続されたヒューズ２の間には電流制限抵抗Ｒ
１が、（Ｎ−３）段目のフリップフロップに接続された
ヒューズ２と（Ｎ−２）段目のフリップフロップに接続
されたヒューズ３の間には電流制限抵抗Ｒ２が、（Ｎ−
２）段目のフリップフロップに接続されたヒューズ３と
（Ｎ−１）段目のフリップフロップに接続されたヒュー
ズ４の間には電流制限抵抗Ｒ３が、（Ｎ−１）段目のフ
リップフロップに接続されたヒューズ４とＮ段目のフリ
ップフロップに接続されたヒューズ５の間には電流制限
抵抗Ｒ４がそれぞれ接続されている。この電流制限抵抗
は、フリップフロップ出力がハイレベル“Ｈ”出力の段
とローレベル“Ｌ”出力の段があり、ハイレベル“Ｈ”
出力からローレベル“Ｌ”出力へ電流が流れつづけた時
に電流制限し回路の破壊を防止するのに必要である。
ーズとヒューズとの間には、貫通電流防止のために高抵
抗値（例えば、３００ｋΩ）の電流制限抵抗が挿入され
ている。すなわち、（Ｎ−４）段目のフリップフロップ
に接続されたヒューズ１と（Ｎ−３）段目のフリップフ
ロップに接続されたヒューズ２の間には電流制限抵抗Ｒ
１が、（Ｎ−３）段目のフリップフロップに接続された
ヒューズ２と（Ｎ−２）段目のフリップフロップに接続
されたヒューズ３の間には電流制限抵抗Ｒ２が、（Ｎ−
２）段目のフリップフロップに接続されたヒューズ３と
（Ｎ−１）段目のフリップフロップに接続されたヒュー
ズ４の間には電流制限抵抗Ｒ３が、（Ｎ−１）段目のフ
リップフロップに接続されたヒューズ４とＮ段目のフリ
ップフロップに接続されたヒューズ５の間には電流制限
抵抗Ｒ４がそれぞれ接続されている。この電流制限抵抗
は、フリップフロップ出力がハイレベル“Ｈ”出力の段
とローレベル“Ｌ”出力の段があり、ハイレベル“Ｈ”
出力からローレベル“Ｌ”出力へ電流が流れつづけた時
に電流制限し回路の破壊を防止するのに必要である。
【００１９】この電流制限抵抗は、遅延出力が“Ｈ”に
なったことを受けて各フリップフロップのリセットを実
行する回路が含まれている場合、電流が流れるのは（Ｎ
−４）段目のフリップフロップがハイレベル“Ｈ”でそ
れ以降の段のフリップフロップがローレベル“Ｌ”であ
る場合だけとなるので、ヒューズ１とヒューズ２の間の
抵抗Ｒ１のみが必要となる。
なったことを受けて各フリップフロップのリセットを実
行する回路が含まれている場合、電流が流れるのは（Ｎ
−４）段目のフリップフロップがハイレベル“Ｈ”でそ
れ以降の段のフリップフロップがローレベル“Ｌ”であ
る場合だけとなるので、ヒューズ１とヒューズ２の間の
抵抗Ｒ１のみが必要となる。
【００２０】図２は、選択的に２個以上のフリップフロ
ップの出力の論理を取って遅延時間とする回路の一例で
ある。本回路例では、２個のフリップフロップの出力か
ら得られる入力１と入力２の論理を取って遅延時間とし
ている。図２では、（Ｎ−４）段目がハイレベル“Ｈ”
（０.２５Ｓ）になると、入力２はハイレベル“Ｈ”と
なるが、ヒューズ１２とヒューズ１４との間に電流制限
抵抗Ｒ１３があるため入力１は“Ｌ”のままである。
ップの出力の論理を取って遅延時間とする回路の一例で
ある。本回路例では、２個のフリップフロップの出力か
ら得られる入力１と入力２の論理を取って遅延時間とし
ている。図２では、（Ｎ−４）段目がハイレベル“Ｈ”
（０.２５Ｓ）になると、入力２はハイレベル“Ｈ”と
なるが、ヒューズ１２とヒューズ１４との間に電流制限
抵抗Ｒ１３があるため入力１は“Ｌ”のままである。
【００２１】従って、（Ｎ−４）段目と（Ｎ−２）段目
とが同時にハイレベル“Ｈ”になる時、入力１と入力２
は共にハイレベル“Ｈ”となり、ＮＡＮＤ回路の出力
（ＮＡＮＤ１）はローレベル“Ｌ”で設定時間となる。
つまり、この図２の場合はヒューズで接続された最下位
段のフリップフロップがハイレベル“Ｈ”になっただけ
では、ウェハーテスト時の遅延時間の測定は完了しない
ことを意味している。
とが同時にハイレベル“Ｈ”になる時、入力１と入力２
は共にハイレベル“Ｈ”となり、ＮＡＮＤ回路の出力
（ＮＡＮＤ１）はローレベル“Ｌ”で設定時間となる。
つまり、この図２の場合はヒューズで接続された最下位
段のフリップフロップがハイレベル“Ｈ”になっただけ
では、ウェハーテスト時の遅延時間の測定は完了しない
ことを意味している。
【００２２】これは、５Ｓ品を作成するために電流制限
抵抗を挿入する位置をタイミングを考慮して挿入してい
るため発生する。Ｎ段目がハイレベル“Ｈ”になり、そ
の後（Ｎ―２）段目がハイレベル“Ｈ”になった時初め
てＮＡＮＤ１が“Ｌ”になるようにしなければ５Ｓ品は
できない（後述する図３（ａ）参照）。
抵抗を挿入する位置をタイミングを考慮して挿入してい
るため発生する。Ｎ段目がハイレベル“Ｈ”になり、そ
の後（Ｎ―２）段目がハイレベル“Ｈ”になった時初め
てＮＡＮＤ１が“Ｌ”になるようにしなければ５Ｓ品は
できない（後述する図３（ａ）参照）。
【００２３】５Ｓ品は、ヒューズ１１〜ヒューズ１３を
トリミングするが、ここで、ヒューズ１２とヒューズ１
４の間の抵抗Ｒ１３をショート（短絡）し、その代わり
の電流制限抵抗をヒューズ１４と入力１との間に抵抗を
挿入するように回路構成を変更すると、Ｎ段目がハイレ
ベル“Ｈ”になる直前に（Ｎ−２）段目がハイレベル
“Ｈ”からローレベル“Ｌ”に変化し、この抵抗を挿入
すると入力１がハイレベル“Ｈ”からローレベル“Ｌ”
になるのが遅れ、Ｎ段目がハイレベル“Ｈ”になる時
に、同時に（Ｎ−２）段目がハイレベル“Ｈ”になる期
間が発生し、Ｎ段目がはじめてハイレベル“Ｈ”になっ
た時にＮＡＮＤ回路の出力（ＮＡＮＤ１）はローレベル
“Ｌ”となり、４Ｓ品にしかならない。このように、２
個以上のフリップフロップの出力のＡＮＤを設定時間に
する時は、タイミングを考慮して電流制限の抵抗を挿入
する必要がある。
トリミングするが、ここで、ヒューズ１２とヒューズ１
４の間の抵抗Ｒ１３をショート（短絡）し、その代わり
の電流制限抵抗をヒューズ１４と入力１との間に抵抗を
挿入するように回路構成を変更すると、Ｎ段目がハイレ
ベル“Ｈ”になる直前に（Ｎ−２）段目がハイレベル
“Ｈ”からローレベル“Ｌ”に変化し、この抵抗を挿入
すると入力１がハイレベル“Ｈ”からローレベル“Ｌ”
になるのが遅れ、Ｎ段目がハイレベル“Ｈ”になる時
に、同時に（Ｎ−２）段目がハイレベル“Ｈ”になる期
間が発生し、Ｎ段目がはじめてハイレベル“Ｈ”になっ
た時にＮＡＮＤ回路の出力（ＮＡＮＤ１）はローレベル
“Ｌ”となり、４Ｓ品にしかならない。このように、２
個以上のフリップフロップの出力のＡＮＤを設定時間に
する時は、タイミングを考慮して電流制限の抵抗を挿入
する必要がある。
【００２４】図２においても各段のフリップフロップ出
力が同時にハイレベル“Ｈ”とローレベル“Ｌ”となる
出力をヒューズで結ぶ経路に高抵抗値の電流制限抵抗を
挿入することにより回路破壊を防いでいる。
力が同時にハイレベル“Ｈ”とローレベル“Ｌ”となる
出力をヒューズで結ぶ経路に高抵抗値の電流制限抵抗を
挿入することにより回路破壊を防いでいる。
【００２５】図３（ａ）は、図２に示す回路構成の場合
の（Ｎ−２）段目〜Ｎ段目のフリップフロップの出力を
示す図である。図３（ｂ）は、図２に示す回路構成の場
合の図で、図３（ａ）における時間軸が４Ｓ付近の入力
１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）の拡大
図である。この場合、ＮＡＮＤ回路の出力（ＮＡＮＤ
１）が４Ｓ付近でローレベル“Ｌ”になることがなく、
所望の５Ｓ品ができることを示している。
の（Ｎ−２）段目〜Ｎ段目のフリップフロップの出力を
示す図である。図３（ｂ）は、図２に示す回路構成の場
合の図で、図３（ａ）における時間軸が４Ｓ付近の入力
１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）の拡大
図である。この場合、ＮＡＮＤ回路の出力（ＮＡＮＤ
１）が４Ｓ付近でローレベル“Ｌ”になることがなく、
所望の５Ｓ品ができることを示している。
【００２６】図３（ｃ）は、図２の回路構成においてヒ
ューズ１２とヒューズ１４の間の抵抗Ｒ１３をショート
（短絡）し、その代わりの電流制限抵抗をヒューズ１４
と入力１との間に抵抗を挿入するという回路構成を変更
した場合の図で、図３（ａ）における時間軸が４Ｓ付近
の入力１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）
の拡大図である。この場合は、回路構成を変更したこと
によって、ＮＡＮＤ回路の出力（ＮＡＮＤ１）が４Ｓ付
近で“Ｌ”になる時があり、所望の５Ｓ品ができなくな
る（４Ｓ品となる）ことを示している。
ューズ１２とヒューズ１４の間の抵抗Ｒ１３をショート
（短絡）し、その代わりの電流制限抵抗をヒューズ１４
と入力１との間に抵抗を挿入するという回路構成を変更
した場合の図で、図３（ａ）における時間軸が４Ｓ付近
の入力１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）
の拡大図である。この場合は、回路構成を変更したこと
によって、ＮＡＮＤ回路の出力（ＮＡＮＤ１）が４Ｓ付
近で“Ｌ”になる時があり、所望の５Ｓ品ができなくな
る（４Ｓ品となる）ことを示している。
【００２７】図２の回路構成において、ヒューズを選択
的に切断することによりタイマー設定時間を以下のよう
に変更することが可能である。 ヒューズ１３，１４，１５を切断：タイマー設定時間＝
０.２５Ｓ ヒューズ１１，１２，１５を切断：タイマー設定時間＝
１.０Ｓ ヒューズ１１，１２，１３を切断：タイマー設定時間＝
５.０Ｓ
的に切断することによりタイマー設定時間を以下のよう
に変更することが可能である。 ヒューズ１３，１４，１５を切断：タイマー設定時間＝
０.２５Ｓ ヒューズ１１，１２，１５を切断：タイマー設定時間＝
１.０Ｓ ヒューズ１１，１２，１３を切断：タイマー設定時間＝
５.０Ｓ
【００２８】以上、多種類の露光マスクが不要で、ウェ
ハーテストまでを完了させた状態で在庫することがで
き、納品までの時間を短縮できる遅延回路、およびウェ
ハーテスト時のテスト時間を短縮することが可能なウェ
ーハテスト回路について説明したが、このような遅延回
路技術は、従来の技術で説明した充放電保護回路などを
はじめとするあらゆる電子回路に適用することができ
る。また、各種電子機器（例えば、各種携帯機器）にこ
のような遅延回路を有する電子回路を組み込ようにすれ
ば、該各種電子機器の発注から納品までの時間を短縮す
ることができる。
ハーテストまでを完了させた状態で在庫することがで
き、納品までの時間を短縮できる遅延回路、およびウェ
ハーテスト時のテスト時間を短縮することが可能なウェ
ーハテスト回路について説明したが、このような遅延回
路技術は、従来の技術で説明した充放電保護回路などを
はじめとするあらゆる電子回路に適用することができ
る。また、各種電子機器（例えば、各種携帯機器）にこ
のような遅延回路を有する電子回路を組み込ようにすれ
ば、該各種電子機器の発注から納品までの時間を短縮す
ることができる。
【００２９】
【発明の効果】本発明によれば、下記（ａ）〜（ｄ）の
如き効果を得ることができる。 （ａ）請求項１記載の発明によれば、選択的にレーザト
リミングすることによってヒューズを１個のみ残すこと
ができ、そのヒューズで結線された２進多段カウンタの
任意の段からの出力を用いることによって任意の遅延時
間を設定できる。 （ｂ）請求項２記載の発明によれば、２個以上の段の出
力の論理をとって遅延出力とする場合、電流制限抵抗の
挿入位置をタイミングを考慮して挿入することで、任意
の遅延時間の和を作り出すことが可能となる。
如き効果を得ることができる。 （ａ）請求項１記載の発明によれば、選択的にレーザト
リミングすることによってヒューズを１個のみ残すこと
ができ、そのヒューズで結線された２進多段カウンタの
任意の段からの出力を用いることによって任意の遅延時
間を設定できる。 （ｂ）請求項２記載の発明によれば、２個以上の段の出
力の論理をとって遅延出力とする場合、電流制限抵抗の
挿入位置をタイミングを考慮して挿入することで、任意
の遅延時間の和を作り出すことが可能となる。
【００３０】（ｃ）請求項１および２の発明によれば、
多種類の露光マスクを不要とし、ウェハーテストまでを
完了させた状態で在庫することができ、顧客からの注文
に対して納品までの待ち時間を短縮することができる。 （ｄ）請求項３記載の発明によれば、ウェハーテスト時
間を短縮することができる。
多種類の露光マスクを不要とし、ウェハーテストまでを
完了させた状態で在庫することができ、顧客からの注文
に対して納品までの待ち時間を短縮することができる。 （ｄ）請求項３記載の発明によれば、ウェハーテスト時
間を短縮することができる。
【図１】本発明の実施例を説明するための図である（そ
の１）。
の１）。
【図２】本発明の実施例を説明するための図である（そ
の２）。
の２）。
【図３】図２に示す回路構成の場合の（Ｎ−２）段目〜
Ｎ段目のフリップフロップの出力およびＮＡＮＤ回路の
入力１，入力２，出力を説明するための図である。
Ｎ段目のフリップフロップの出力およびＮＡＮＤ回路の
入力１，入力２，出力を説明するための図である。
【図４】従来技術において用いられている遅延回路を概
念的に示す図である。
念的に示す図である。
【図５】従来の遅延回路における２進多段カウンタから
所望の遅延出力を得るための構成を説明する図である
（その１）。
所望の遅延出力を得るための構成を説明する図である
（その１）。
【図６】従来の遅延回路における２進多段カウンタから
所望の遅延出力を得るための構成を説明する図である
（その２）。
所望の遅延出力を得るための構成を説明する図である
（その２）。
【図７】従来の遅延回路における２進多段カウンタから
所望の遅延出力を得るための構成を説明する図である
（その３）。
所望の遅延出力を得るための構成を説明する図である
（その３）。
１〜５，１１〜１５：ヒューズ、 Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１３：抵抗（電流制限抵抗）、 １００：検出回路、 ２００：遅延回路、 ２０１：オシレータ、 ２０２：カウンタ。
Claims (3)
- 【請求項１】 オシレータと縦続接続した複数のフリッ
プフロップからなる２進多段カウンタとから構成される
遅延回路であって、 前記２進多段カウンタの所望の各段から選択的に切断可
能なヒューズを介して遅延信号を出力するとともに、該
各段のヒューズ間を抵抗を介して接続したことを特徴と
する遅延回路。 - 【請求項２】 オシレータと縦続接続した複数のフリッ
プフロップからなる２進多段カウンタとから構成される
遅延回路であって、 前記２進多段カウンタの複数の段から選択的に切断可能
なヒューズと論理回路を介して遅延信号を出力するとと
もに、該各段のヒューズ間を抵抗を介して接続したこと
を特徴とする遅延回路。 - 【請求項３】 請求項１または２記載の遅延回路を用い
たウェーハテスト回路であって、 前記２進多段カウンタの前記ヒューズが接続された最下
段の出力によって前記オシレータを所望の周波数に合わ
せ込むための初期特性テストを行うことを特徴とするウ
ェーハテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400079A JP3634353B2 (ja) | 2000-12-28 | 2000-12-28 | 遅延回路および該遅延回路を用いたウェーハテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400079A JP3634353B2 (ja) | 2000-12-28 | 2000-12-28 | 遅延回路および該遅延回路を用いたウェーハテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002204148A true JP2002204148A (ja) | 2002-07-19 |
| JP3634353B2 JP3634353B2 (ja) | 2005-03-30 |
Family
ID=18864741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000400079A Expired - Fee Related JP3634353B2 (ja) | 2000-12-28 | 2000-12-28 | 遅延回路および該遅延回路を用いたウェーハテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634353B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148515A (ja) * | 2004-11-19 | 2006-06-08 | Ricoh Co Ltd | 遅延回路及び発振回路 |
| US7737049B2 (en) | 2007-07-31 | 2010-06-15 | Qimonda Ag | Method for forming a structure on a substrate and device |
| JP2010188607A (ja) * | 2009-02-18 | 2010-09-02 | Konica Minolta Business Technologies Inc | 画像形成装置本体及び画像形成システム |
-
2000
- 2000-12-28 JP JP2000400079A patent/JP3634353B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148515A (ja) * | 2004-11-19 | 2006-06-08 | Ricoh Co Ltd | 遅延回路及び発振回路 |
| US7737049B2 (en) | 2007-07-31 | 2010-06-15 | Qimonda Ag | Method for forming a structure on a substrate and device |
| JP2010188607A (ja) * | 2009-02-18 | 2010-09-02 | Konica Minolta Business Technologies Inc | 画像形成装置本体及び画像形成システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3634353B2 (ja) | 2005-03-30 |
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