JP3202689B2 - 遅延回路 - Google Patents
遅延回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、主としてＬＳＩ
回路等に用いられ、極めて小さいパルス幅の信号を遅延
させる際に用いて好適な遅延回路に関する。
回路等に用いられ、極めて小さいパルス幅の信号を遅延
させる際に用いて好適な遅延回路に関する。
【０００２】
【従来の技術】遅延回路は、ＬＳＩ等において、信号の
パルス幅を変えずに遅延を与え、信号のタイミングを遅
らせる場合などに用いられる。近年、ＬＳＩの性能が向
上し回路の動作周波数が高くなるにつれて、より小さい
パルス幅の信号に遅延を与えることが要求される。図１
２は、一般的な遅延回路として用いられる回路であり、
インバータ回路５１、５１・・・を縦続接続して構成さ
れる。この遅延回路は、回路全体の遅延よりも小さいパ
ルス幅を持つ信号に遅延を挿入できるが、遅延素子であ
る個々のインバータ回路５１の遅延時間より小さいパル
ス幅を持つ信号に遅延を挿入することができない。ま
た、この遅延回路は製造時に起きるインバータ回路の特
性のバラツキによる影響を受け易い。
パルス幅を変えずに遅延を与え、信号のタイミングを遅
らせる場合などに用いられる。近年、ＬＳＩの性能が向
上し回路の動作周波数が高くなるにつれて、より小さい
パルス幅の信号に遅延を与えることが要求される。図１
２は、一般的な遅延回路として用いられる回路であり、
インバータ回路５１、５１・・・を縦続接続して構成さ
れる。この遅延回路は、回路全体の遅延よりも小さいパ
ルス幅を持つ信号に遅延を挿入できるが、遅延素子であ
る個々のインバータ回路５１の遅延時間より小さいパル
ス幅を持つ信号に遅延を挿入することができない。ま
た、この遅延回路は製造時に起きるインバータ回路の特
性のバラツキによる影響を受け易い。
【０００３】図１３は、より小さいパルス幅の信号を遅
延できるように、改良された遅延回路の一例を示すブロ
ック図である（特開平８−７０２４１号）。この遅延回
路は入力信号を受ける第一インバータ回路５２、遅延素
子５３、充放電回路５４、コンパレータ回路５５および
第二インバータ回路５６から構成されている。入力信号
は第一インバータ回路５２によって反転出力され遅延素
子５３に送られる。遅延素子５３は抵抗Ｒとコンデンサ
Ｃからなる時定数回路であり、前記第一インバータ回路
５２の出力を受けて抵抗Ｒの抵抗値と、コンデンサＣの
容量で決まる遅延時間だけ遅延した信号を出力する。
延できるように、改良された遅延回路の一例を示すブロ
ック図である（特開平８−７０２４１号）。この遅延回
路は入力信号を受ける第一インバータ回路５２、遅延素
子５３、充放電回路５４、コンパレータ回路５５および
第二インバータ回路５６から構成されている。入力信号
は第一インバータ回路５２によって反転出力され遅延素
子５３に送られる。遅延素子５３は抵抗Ｒとコンデンサ
Ｃからなる時定数回路であり、前記第一インバータ回路
５２の出力を受けて抵抗Ｒの抵抗値と、コンデンサＣの
容量で決まる遅延時間だけ遅延した信号を出力する。
【０００４】充放電回路５４は第一及び第二Ｐチャネル
トランジスタＰ１、Ｐ２と第一及び第二Ｎチャネルトラ
ンジスタＮ１、Ｎ２から構成されている。そして、上記
遅延素子５３を構成する容量Ｃの充電および放電を加速
し、入力信号の次の状態変化を伝播できるようになるま
での待機時間を短縮する。遅延素子５３の出力はコンパ
レータ回路５５に接続される。コンパレータ回路５５は
遅延素子５３の出力と一定の電圧Ｖｒｅｆとを比較して
入力信号の状態変化を検出し、さらに、その出力はイン
バータ回路５６によって反転出力される。インバータ回
路５６の出力は出力端子に接続されるとともに、前記充
放電回路５４に接続され充放電回路５４の動作を制御す
る。
トランジスタＰ１、Ｐ２と第一及び第二Ｎチャネルトラ
ンジスタＮ１、Ｎ２から構成されている。そして、上記
遅延素子５３を構成する容量Ｃの充電および放電を加速
し、入力信号の次の状態変化を伝播できるようになるま
での待機時間を短縮する。遅延素子５３の出力はコンパ
レータ回路５５に接続される。コンパレータ回路５５は
遅延素子５３の出力と一定の電圧Ｖｒｅｆとを比較して
入力信号の状態変化を検出し、さらに、その出力はイン
バータ回路５６によって反転出力される。インバータ回
路５６の出力は出力端子に接続されるとともに、前記充
放電回路５４に接続され充放電回路５４の動作を制御す
る。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来の遅延回路にあっては、充放電回路を設けて、入力信
号の状態変化を伝播したあと、入力信号の次の状態変化
を伝播出来るようになるまでの待機時間を短縮するよう
に改良しているが、遅延素子によって挿入される遅延時
間よりも小さいパルス幅を持つ信号を伝播できないとい
う欠点があった。
来の遅延回路にあっては、充放電回路を設けて、入力信
号の状態変化を伝播したあと、入力信号の次の状態変化
を伝播出来るようになるまでの待機時間を短縮するよう
に改良しているが、遅延素子によって挿入される遅延時
間よりも小さいパルス幅を持つ信号を伝播できないとい
う欠点があった。
【０００６】この発明は、上記の点に鑑みてなされたも
ので、その目的は遅延素子の遅延時間より小さいパルス
幅の信号を遅延させることができ、さらに、製造の時に
生じる素子の影響を受けず正確な遅延時間を与えること
ができる遅延回路を提供することにある。
ので、その目的は遅延素子の遅延時間より小さいパルス
幅の信号を遅延させることができ、さらに、製造の時に
生じる素子の影響を受けず正確な遅延時間を与えること
ができる遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の遅延回路は、入力信号を該入力
信号の立ち上がりエッジで状態を変化する、より大きな
パルス幅の信号に変換する第一のパルス形成手段と、該
第一のパルス形成手段の出力に遅延を挿入する第一の遅
延挿入回路と、該入力信号を、前記第一のパルス形成手
段で変換されたパルス幅の信号と同じ周期であって、該
入力信号の立ち下がりエッジで状態を変化する、より大
きなパルス幅の信号に変換する第二のパルス形成手段
と、該第二のパルス形成手段の出力に、該第一の遅延挿
入回路と同じ遅延を挿入する第二の遅延挿入回路と、該
第一及び第二の遅延挿入回路の出力信号の立ち上がり及
び立ち下がりエッジを検出してパルス信号を出力する第
一及び第二のエッジ検出回路、該第一及び第二のエッジ
検出回路の出力するパルス信号の論理和をとるＯＲ回
路、該ＯＲ回路の出力信号の片エッジで状態を反転させ
るトグルフリップフロップ回路とを有する信号合成回路
とを具備するものである。
めに、請求項１に記載の遅延回路は、入力信号を該入力
信号の立ち上がりエッジで状態を変化する、より大きな
パルス幅の信号に変換する第一のパルス形成手段と、該
第一のパルス形成手段の出力に遅延を挿入する第一の遅
延挿入回路と、該入力信号を、前記第一のパルス形成手
段で変換されたパルス幅の信号と同じ周期であって、該
入力信号の立ち下がりエッジで状態を変化する、より大
きなパルス幅の信号に変換する第二のパルス形成手段
と、該第二のパルス形成手段の出力に、該第一の遅延挿
入回路と同じ遅延を挿入する第二の遅延挿入回路と、該
第一及び第二の遅延挿入回路の出力信号の立ち上がり及
び立ち下がりエッジを検出してパルス信号を出力する第
一及び第二のエッジ検出回路、該第一及び第二のエッジ
検出回路の出力するパルス信号の論理和をとるＯＲ回
路、該ＯＲ回路の出力信号の片エッジで状態を反転させ
るトグルフリップフロップ回路とを有する信号合成回路
とを具備するものである。
【０００８】請求項２に記載の遅延回路は、入力信号の
立ち上がりエッジを検出する立ち上がりエッジ検出回路
と、該立ち上がりエッジ検出回路の出力に遅延を挿入す
る第一の遅延挿入回路と、入力信号の立ち下がりエッジ
を検出する立ち下がりエッジ検出回路と、該立ち下がり
エッジ検出回路の出力に、該第一の遅延挿入回路と同じ
遅延を挿入する第二の遅延挿入回路と、前記第一及び第
二の遅延挿入回路の出力信号の立ち上がり及び立ち下が
りエッジを検出してパルス信号を出力する第一及び第二
のエッジ検出回路、該第一及び第二のエッジ検出回路の
出力するパルス信号の論理和をとるＯＲ回路、該ＯＲ回
路の出力信号の片エッジで状態を反転させるトグルフリ
ップフロップ回路とを有する信号合成回路とを具備する
ものである。
立ち上がりエッジを検出する立ち上がりエッジ検出回路
と、該立ち上がりエッジ検出回路の出力に遅延を挿入す
る第一の遅延挿入回路と、入力信号の立ち下がりエッジ
を検出する立ち下がりエッジ検出回路と、該立ち下がり
エッジ検出回路の出力に、該第一の遅延挿入回路と同じ
遅延を挿入する第二の遅延挿入回路と、前記第一及び第
二の遅延挿入回路の出力信号の立ち上がり及び立ち下が
りエッジを検出してパルス信号を出力する第一及び第二
のエッジ検出回路、該第一及び第二のエッジ検出回路の
出力するパルス信号の論理和をとるＯＲ回路、該ＯＲ回
路の出力信号の片エッジで状態を反転させるトグルフリ
ップフロップ回路とを有する信号合成回路とを具備する
ものである。
【０００９】請求項３に記載の遅延回路は、入力信号の
立ち上がりエッジを検出する第一の立ち上がりエッジ検
出回路と、該第一の立ち上がりエッジ検出回路の出力の
立ち上がりエッジを検出する第二の立ち上がりエッジ検
出回路と、該第二の立ち上がりエッジ検出回路の出力に
遅延を挿入する第一の遅延挿入回路と、該第一の立ち上
がりエッジ検出回路の出力の立ち下がりエッジを検出す
る第一の立ち下がりエッジ検出回路と、該第一の立ち下
がりエッジ検出回路の出力に、該第一の遅延挿入回路と
同じ遅延を挿入する第二の遅延挿入回路と、該入力信号
の立ち下がりエッジを検出する第二の立ち下がりエッジ
検出回路と、該第二の立ち下がりエッジ検出回路の出力
の立ち上がりエッジを検出する第三の立ち上がりエッジ
検出回路と、該第三の立ち上がりエッジ検出回路の出力
に、該第一の遅延挿入回路と同じ遅延を挿入する第三の
遅延挿入回路と、該第二の立ち下がりエッジ検出回路の
出力の立ち下がりエッジを検出する第三の立ち下がりエ
ッジ検出回路と、該第三の立ち下がりエッジ検出回路の
出力に、該第一の遅延挿入回路と同じ遅延を挿入する第
四の遅延挿入回路と、該第一、第二、第三および第四の
遅延挿入回路の出力信号の立ち上がり及び立ち下がりエ
ッジを検出してパルス信号を出力するエッジ検出回路、
該エッジ検出回路の出力するパルス信号の論理和をとる
ＯＲ回路、該ＯＲ回路の出力信号の片エッジで状態を反
転させるトグルフリップフロップ回路とを有する信号合
成回路とを具備するものである。
立ち上がりエッジを検出する第一の立ち上がりエッジ検
出回路と、該第一の立ち上がりエッジ検出回路の出力の
立ち上がりエッジを検出する第二の立ち上がりエッジ検
出回路と、該第二の立ち上がりエッジ検出回路の出力に
遅延を挿入する第一の遅延挿入回路と、該第一の立ち上
がりエッジ検出回路の出力の立ち下がりエッジを検出す
る第一の立ち下がりエッジ検出回路と、該第一の立ち下
がりエッジ検出回路の出力に、該第一の遅延挿入回路と
同じ遅延を挿入する第二の遅延挿入回路と、該入力信号
の立ち下がりエッジを検出する第二の立ち下がりエッジ
検出回路と、該第二の立ち下がりエッジ検出回路の出力
の立ち上がりエッジを検出する第三の立ち上がりエッジ
検出回路と、該第三の立ち上がりエッジ検出回路の出力
に、該第一の遅延挿入回路と同じ遅延を挿入する第三の
遅延挿入回路と、該第二の立ち下がりエッジ検出回路の
出力の立ち下がりエッジを検出する第三の立ち下がりエ
ッジ検出回路と、該第三の立ち下がりエッジ検出回路の
出力に、該第一の遅延挿入回路と同じ遅延を挿入する第
四の遅延挿入回路と、該第一、第二、第三および第四の
遅延挿入回路の出力信号の立ち上がり及び立ち下がりエ
ッジを検出してパルス信号を出力するエッジ検出回路、
該エッジ検出回路の出力するパルス信号の論理和をとる
ＯＲ回路、該ＯＲ回路の出力信号の片エッジで状態を反
転させるトグルフリップフロップ回路とを有する信号合
成回路とを具備するものである。
【００１０】請求項４に記載の遅延回路は、請求項２ま
たは請求項３に記載の発明において、前記立ち上がりエ
ッジ検出回路は入力信号の立ち上がりで出力の状態が反
転する第一のトグルフリップフロップであり、前記立ち
下がりエッジ検出回路は入力信号の立ち下がりで出力の
状態が反転する第二のトグルフリップフロップであるこ
とを特徴とする。
たは請求項３に記載の発明において、前記立ち上がりエ
ッジ検出回路は入力信号の立ち上がりで出力の状態が反
転する第一のトグルフリップフロップであり、前記立ち
下がりエッジ検出回路は入力信号の立ち下がりで出力の
状態が反転する第二のトグルフリップフロップであるこ
とを特徴とする。
【００１１】請求項５に記載の遅延回路は、請求項２ま
たは請求項３に記載の発明において、前記遅延挿入回路
が、入力される信号の立ち上がりを遅延させる第一の遅
延手段と、前記入力される信号の立ち下がりを遅延させ
る第二の遅延手段と、該第一、第二の遅延手段の出力に
基づいてセット信号／リセット信号を出力するデコーダ
回路、該デコーダ回路のセット信号／リセット信号によ
ってセット／リセットされるＲＳフリップフロップ回
路、該ＲＳフリップフロップ回路のセット出力により該
デコーダ回路に入力される該第一、第二の遅延手段の出
力の一方を選択するセレクタ回路を有する合成回路とを
具備することを特徴とする。
たは請求項３に記載の発明において、前記遅延挿入回路
が、入力される信号の立ち上がりを遅延させる第一の遅
延手段と、前記入力される信号の立ち下がりを遅延させ
る第二の遅延手段と、該第一、第二の遅延手段の出力に
基づいてセット信号／リセット信号を出力するデコーダ
回路、該デコーダ回路のセット信号／リセット信号によ
ってセット／リセットされるＲＳフリップフロップ回
路、該ＲＳフリップフロップ回路のセット出力により該
デコーダ回路に入力される該第一、第二の遅延手段の出
力の一方を選択するセレクタ回路を有する合成回路とを
具備することを特徴とする。
【００１２】請求項６に記載の遅延回路は、請求項５に
記載の発明において、第一、第二の遅延手段が、抵抗−
コンデンサ遅延回路と、該抵抗−コンデンサ遅延回路の
出力およびリファレンス信号が入力される比較回路とか
ら構成され、遅延時間変更可能に構成されていることを
特徴とする。
記載の発明において、第一、第二の遅延手段が、抵抗−
コンデンサ遅延回路と、該抵抗−コンデンサ遅延回路の
出力およびリファレンス信号が入力される比較回路とか
ら構成され、遅延時間変更可能に構成されていることを
特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１はこの発明の第一の
実施形態による遅延回路ＴＤＣの構成を示すブロック図
である。この図において、１は入力信号ＩＮの立ち上が
りのエッジで出力の状態を変化させる立ち上がりエッジ
検出回路であり、Ｔ（トグル）フリップフロップによっ
て構成されている。２は立ち上がりエッジ検出回路１と
並列に入力端子に接続され、入力信号ＩＮの立ち下がり
のエッジで出力の状態を変化させる立ち下がりエッジ検
出回路であり、Ｔフリップフロップによって構成されて
いる。３は立ち上がりエッジ検出回路１の出力に時間Ｔ
Ｄの遅延を挿入する第一の遅延挿入回路である。４は立
ち下がりエッジ検出回路２の出力に時間ＴＤの遅延を挿
入する第二の遅延挿入回路であり、遅延挿入回路３と同
一構成である。５は第一および第二の遅延挿入回路３，
４の出力を合成して遅延信号ＯＵＴを出力する信号合成
回路である。
実施の形態について説明する。図１はこの発明の第一の
実施形態による遅延回路ＴＤＣの構成を示すブロック図
である。この図において、１は入力信号ＩＮの立ち上が
りのエッジで出力の状態を変化させる立ち上がりエッジ
検出回路であり、Ｔ（トグル）フリップフロップによっ
て構成されている。２は立ち上がりエッジ検出回路１と
並列に入力端子に接続され、入力信号ＩＮの立ち下がり
のエッジで出力の状態を変化させる立ち下がりエッジ検
出回路であり、Ｔフリップフロップによって構成されて
いる。３は立ち上がりエッジ検出回路１の出力に時間Ｔ
Ｄの遅延を挿入する第一の遅延挿入回路である。４は立
ち下がりエッジ検出回路２の出力に時間ＴＤの遅延を挿
入する第二の遅延挿入回路であり、遅延挿入回路３と同
一構成である。５は第一および第二の遅延挿入回路３，
４の出力を合成して遅延信号ＯＵＴを出力する信号合成
回路である。
【００１４】図５は、上述した遅延回路ＴＤＣの各部の
波形を示す波形図である。いま、入力信号ＩＮを同図
（イ）に示すものとすると、立ち上がりエッジ検出回路
１の出力Ａ１は同図（ロ）に示す波形となり、遅延挿入
回路３の出力Ａ２は同図（ハ）に示す波形となる。ま
た、立ち下がりエッジ検出回路２の出力Ｂ１は同図
（ニ）に示す波形となり、遅延挿入回路４の出力Ｂ２は
同図（ホ）に示す波形となる。そして、信号合成回路５
は信号Ａ２の変化時点で立ち上がり、信号Ｂ２の変化時
点で立ち下がる信号ＯＵＴ（同図（ヘ））を形成し、出
力する。
波形を示す波形図である。いま、入力信号ＩＮを同図
（イ）に示すものとすると、立ち上がりエッジ検出回路
１の出力Ａ１は同図（ロ）に示す波形となり、遅延挿入
回路３の出力Ａ２は同図（ハ）に示す波形となる。ま
た、立ち下がりエッジ検出回路２の出力Ｂ１は同図
（ニ）に示す波形となり、遅延挿入回路４の出力Ｂ２は
同図（ホ）に示す波形となる。そして、信号合成回路５
は信号Ａ２の変化時点で立ち上がり、信号Ｂ２の変化時
点で立ち下がる信号ＯＵＴ（同図（ヘ））を形成し、出
力する。
【００１５】このように、上記実施形態によれば、入力
信号ＩＮのパルス幅を広げた信号Ａ１，Ｂ１を作成し、
これらの信号Ａ１，Ｂ１を一定時間ＴＤ遅延させた信号
Ａ２，Ｂ２を形成し、これらの信号Ａ２，Ｂ２から入力
信号ＩＮの遅延信号ＯＵＴを形成している。これによ
り、入力信号ＩＮのパルス幅より遅延時間ＴＤが長い場
合でも信号ＩＮの遅延が可能となる。
信号ＩＮのパルス幅を広げた信号Ａ１，Ｂ１を作成し、
これらの信号Ａ１，Ｂ１を一定時間ＴＤ遅延させた信号
Ａ２，Ｂ２を形成し、これらの信号Ａ２，Ｂ２から入力
信号ＩＮの遅延信号ＯＵＴを形成している。これによ
り、入力信号ＩＮのパルス幅より遅延時間ＴＤが長い場
合でも信号ＩＮの遅延が可能となる。
【００１６】次に、図１の各部をさらに詳細に説明す
る。図２は遅延挿入回路３の詳細を示すブロックであ
る。この図において、符号６はインバータ、７，８は遅
延素子である。これらの遅延素子７，８は同一特性の遅
延素子であり、例えば抵抗とコンデンサによって構成さ
れている。また、これらの遅延素子７，８の立ち上がり
遅延時間がＴＤＲ、立ち下がり遅延時間がＴＤＦである
とする。９，１０，１１はインバータ、１２はデコード
回路である。このデコード回路１２はインバータ１０の
出力信号Ａ１０、インバータ１１の出力信号Ａ１１の値
に応じて、ＲＳフリップフロップ１４のセット端子Ｓ、
リセット端子Ｒへ各々次の信号を出力する。 すなわち、デコード回路１２は、信号Ａ１０、Ａ１１
が”０，０”の時ＲＳフリップフロップ回路１４へセッ
ト信号を出力し、信号Ａ１０、Ａ１１が”１，１”の時
ＲＳフリップフロップ回路１４へリセット信号を出力す
る。ＲＳフリップフロップ１４は、上述したデコード回
路１２の出力に応じてセット／リセットされ、そのセッ
ト出力が信号Ｃ１４としてセレクタ回路１３へ供給され
る。セレクタ回路１３は信号Ｃ１４が”１”（フリップ
フロップ回路１４がセット）の時信号Ａ１０を選択して
出力し、信号Ｃ１４が”０”の時信号Ａ１１を選択して
出力する。このセレクタ回路１３の出力が信号Ａ２とし
て図１の信号合成回路５へ出力される。
る。図２は遅延挿入回路３の詳細を示すブロックであ
る。この図において、符号６はインバータ、７，８は遅
延素子である。これらの遅延素子７，８は同一特性の遅
延素子であり、例えば抵抗とコンデンサによって構成さ
れている。また、これらの遅延素子７，８の立ち上がり
遅延時間がＴＤＲ、立ち下がり遅延時間がＴＤＦである
とする。９，１０，１１はインバータ、１２はデコード
回路である。このデコード回路１２はインバータ１０の
出力信号Ａ１０、インバータ１１の出力信号Ａ１１の値
に応じて、ＲＳフリップフロップ１４のセット端子Ｓ、
リセット端子Ｒへ各々次の信号を出力する。 すなわち、デコード回路１２は、信号Ａ１０、Ａ１１
が”０，０”の時ＲＳフリップフロップ回路１４へセッ
ト信号を出力し、信号Ａ１０、Ａ１１が”１，１”の時
ＲＳフリップフロップ回路１４へリセット信号を出力す
る。ＲＳフリップフロップ１４は、上述したデコード回
路１２の出力に応じてセット／リセットされ、そのセッ
ト出力が信号Ｃ１４としてセレクタ回路１３へ供給され
る。セレクタ回路１３は信号Ｃ１４が”１”（フリップ
フロップ回路１４がセット）の時信号Ａ１０を選択して
出力し、信号Ｃ１４が”０”の時信号Ａ１１を選択して
出力する。このセレクタ回路１３の出力が信号Ａ２とし
て図１の信号合成回路５へ出力される。
【００１７】図６は上記遅延挿入回路３の各部の波形を
示す波形図である。いま、信号Ａ１を同図（イ）に示す
ものとすると、遅延素子７の出力信号Ａ７は同図（ロ）
に示す波形となる。また、インバータ９，１０による遅
延をほぼ０とすると、インバータ１０の出力信号Ａ１０
も同じ波形となる。一方、遅延素子８の出力信号Ａ８は
同図（ハ）に示す波形となり、インバータＡ１１の出力
信号Ａ１１は同図（二）に示す波形となる。そして、デ
コード回路１２が上述した論理によってＲＳフリップフ
ロップ回路１４をセット／リセットし、このＲＳフリッ
プフロップ回路１４の出力信号Ｃ１４にしたがってセレ
クタ回路１３が信号Ａ１０またはＡ１１を選択して（同
図（へ）参照）出力することから、セレクタ回路１３の
出力信号Ａ２が同図（ホ）に示す波形となる。この図か
ら明らかなように、信号Ａ２は信号Ａ１を時間ＴＤＲだ
け遅延させた信号となり、また、遅延素子７，８の立ち
上がり遅延時間ＴＤＲと立ち下がり遅延時間ＴＤＦが違
っている場合でも、立ち上がり遅延時間ＴＤＲのみによ
って信号Ａ１に遅延時間が決定され、立ち下がり遅延時
間ＴＤＦの影響を受けない。
示す波形図である。いま、信号Ａ１を同図（イ）に示す
ものとすると、遅延素子７の出力信号Ａ７は同図（ロ）
に示す波形となる。また、インバータ９，１０による遅
延をほぼ０とすると、インバータ１０の出力信号Ａ１０
も同じ波形となる。一方、遅延素子８の出力信号Ａ８は
同図（ハ）に示す波形となり、インバータＡ１１の出力
信号Ａ１１は同図（二）に示す波形となる。そして、デ
コード回路１２が上述した論理によってＲＳフリップフ
ロップ回路１４をセット／リセットし、このＲＳフリッ
プフロップ回路１４の出力信号Ｃ１４にしたがってセレ
クタ回路１３が信号Ａ１０またはＡ１１を選択して（同
図（へ）参照）出力することから、セレクタ回路１３の
出力信号Ａ２が同図（ホ）に示す波形となる。この図か
ら明らかなように、信号Ａ２は信号Ａ１を時間ＴＤＲだ
け遅延させた信号となり、また、遅延素子７，８の立ち
上がり遅延時間ＴＤＲと立ち下がり遅延時間ＴＤＦが違
っている場合でも、立ち上がり遅延時間ＴＤＲのみによ
って信号Ａ１に遅延時間が決定され、立ち下がり遅延時
間ＴＤＦの影響を受けない。
【００１８】なお、図２におけるインバータ９，１０
は、遅延素子７，８を通る各経路の遅延時間が同一とな
るように挿入したものであり、遅延素子７，８の遅延が
インバータ９，１０による遅延より充分に大きい場合は
削除することができる。
は、遅延素子７，８を通る各経路の遅延時間が同一とな
るように挿入したものであり、遅延素子７，８の遅延が
インバータ９，１０による遅延より充分に大きい場合は
削除することができる。
【００１９】次に、図３は図１の信号合成回路５の詳細
を示す回路図であり、この図において、符号１５，１６
は信号Ａ２，Ｂ２の立ち上がり、立ち下がりを各々検出
する同一構成のエッジ検出回路である。図４はエッジ検
出回路１５の構成を示すブロック図であり、この図にお
いて、１９はインバータ、２０はセレクタ回路、２１は
Ｔフリップフロップ回路である。
を示す回路図であり、この図において、符号１５，１６
は信号Ａ２，Ｂ２の立ち上がり、立ち下がりを各々検出
する同一構成のエッジ検出回路である。図４はエッジ検
出回路１５の構成を示すブロック図であり、この図にお
いて、１９はインバータ、２０はセレクタ回路、２１は
Ｔフリップフロップ回路である。
【００２０】このエッジ検出回路１５において、信号Ａ
２が立ち上がる以前においては、Ｔフリップフロップ回
路２１の出力Ｃ２１は”０”であり、セレクタ２０は信
号Ａ２を選択し、信号Ａ１５として出力している。ここ
で、信号Ａ２（図８（イ）参照）が立ち上がると、信号
Ａ１５（図８（ハ））が立ち上がる。信号Ａ１５が立ち
上がると、Ｔフリップフロップ回路２１がトリガされ、
その出力信号Ｃ２１（図８（ニ））が”１”となる。信
号Ｃ２１が”１”となると、セレクタ２０がインバータ
１９の出力信号Ａ１９（図８（ロ））を選択して出力す
る。この結果、信号Ａ１５が”０”に戻る。このよう
に、信号Ａ１５は信号Ａ２の立ち上がりにおいて、極め
て短時間”１”となる。次に、信号Ａ２が”１”から”
０”に立ち下がると、信号Ａ１９が”０”から”１”に
立ち上がる。これにより、セレクタ回路２０の出力信号
Ａ１５が立ち上がる。この立ち上がりにおいてＴフリッ
プフロップ回路２０が再びトリガされ、その出力信号Ｃ
２１が”０”に戻る。信号Ｃ２１が”０”に戻ると、セ
レクタ回路２０が信号Ａ２を出力し、これにより、信号
Ａ１５が”０”に戻る。このように、信号Ａ１５は信号
Ａ２の立ち下がりにおいても、極めて短時間”１”とな
る。すなわち、図４のエッジ検出回路１５の出力信号Ａ
１５は、信号Ａ２の立ち上がりおよび立ち下がりにおい
て短時間”１”となるパルス信号となる。
２が立ち上がる以前においては、Ｔフリップフロップ回
路２１の出力Ｃ２１は”０”であり、セレクタ２０は信
号Ａ２を選択し、信号Ａ１５として出力している。ここ
で、信号Ａ２（図８（イ）参照）が立ち上がると、信号
Ａ１５（図８（ハ））が立ち上がる。信号Ａ１５が立ち
上がると、Ｔフリップフロップ回路２１がトリガされ、
その出力信号Ｃ２１（図８（ニ））が”１”となる。信
号Ｃ２１が”１”となると、セレクタ２０がインバータ
１９の出力信号Ａ１９（図８（ロ））を選択して出力す
る。この結果、信号Ａ１５が”０”に戻る。このよう
に、信号Ａ１５は信号Ａ２の立ち上がりにおいて、極め
て短時間”１”となる。次に、信号Ａ２が”１”から”
０”に立ち下がると、信号Ａ１９が”０”から”１”に
立ち上がる。これにより、セレクタ回路２０の出力信号
Ａ１５が立ち上がる。この立ち上がりにおいてＴフリッ
プフロップ回路２０が再びトリガされ、その出力信号Ｃ
２１が”０”に戻る。信号Ｃ２１が”０”に戻ると、セ
レクタ回路２０が信号Ａ２を出力し、これにより、信号
Ａ１５が”０”に戻る。このように、信号Ａ１５は信号
Ａ２の立ち下がりにおいても、極めて短時間”１”とな
る。すなわち、図４のエッジ検出回路１５の出力信号Ａ
１５は、信号Ａ２の立ち上がりおよび立ち下がりにおい
て短時間”１”となるパルス信号となる。
【００２１】次に、図３に戻ると、上述した構成による
エッジ検出回路１５，１６の出力信号Ａ１５，Ｂ１６は
ＯＲ回路１７に入力され、このＯＲ回路１７の出力信号
Ａ１７がＴフリップフロップ回路１８へ入力される。
エッジ検出回路１５，１６の出力信号Ａ１５，Ｂ１６は
ＯＲ回路１７に入力され、このＯＲ回路１７の出力信号
Ａ１７がＴフリップフロップ回路１８へ入力される。
【００２２】上述した信号合成回路５の動作を図７を参
照して説明する。いま、信号Ａ２を図７（イ）に示すも
のとすると、信号Ａ１５は同図（ロ）に示す波形とな
る。また、信号Ｂ２を図７（ハ）に示すものとすると、
信号Ｂ１６は同図（ニ）に示す波形となる。この結果、
ＯＲ回路１７の出力信号Ａ１７は同図（ホ）に示す波形
となり、Ｔフリップフロップ回路１８の出力信号ＯＵＴ
は同図（ヘ）に示す波形となる。この図７（へ）の波形
から明らかなように、信号ＯＵＴは信号Ａ２の立ち上が
りで立ち上がり、信号Ｂ２の立ち上がりで立ち下がる波
形となる。ところで、図５から明らかなように、信号Ａ
２の立ち上がりは遅延回路ＴＤＣの入力信号ＩＮの立ち
上がりを一定時間ＴＤ遅延したタイミングであり、信号
Ｂ２の立ち上がりは同入力信号ＩＮの立ち下がりを一定
時間ＴＤ遅延したタイミングである。したがって、信号
合成回路５の出力信号ＯＵＴは、入力信号ＩＮを一定時
間ＴＤ遅延させた信号となる。
照して説明する。いま、信号Ａ２を図７（イ）に示すも
のとすると、信号Ａ１５は同図（ロ）に示す波形とな
る。また、信号Ｂ２を図７（ハ）に示すものとすると、
信号Ｂ１６は同図（ニ）に示す波形となる。この結果、
ＯＲ回路１７の出力信号Ａ１７は同図（ホ）に示す波形
となり、Ｔフリップフロップ回路１８の出力信号ＯＵＴ
は同図（ヘ）に示す波形となる。この図７（へ）の波形
から明らかなように、信号ＯＵＴは信号Ａ２の立ち上が
りで立ち上がり、信号Ｂ２の立ち上がりで立ち下がる波
形となる。ところで、図５から明らかなように、信号Ａ
２の立ち上がりは遅延回路ＴＤＣの入力信号ＩＮの立ち
上がりを一定時間ＴＤ遅延したタイミングであり、信号
Ｂ２の立ち上がりは同入力信号ＩＮの立ち下がりを一定
時間ＴＤ遅延したタイミングである。したがって、信号
合成回路５の出力信号ＯＵＴは、入力信号ＩＮを一定時
間ＴＤ遅延させた信号となる。
【００２３】図９はこの発明の第二の実施形態の構成を
示すブロック図である。図９に示すように、この遅延回
路ＴＤＣ１は、第１図の発明の遅延回路ＴＤＣにおけ
る、立ち上がりエッジ検出回路１と立ち下がりエッジ検
出回路２の各出力を、さらに、立ち上がりエッジ検出回
路２２、２３と立ち下がりエッジ検出回路２４、２５に
より２つの出力に分けている。このようにして、より大
きいパルス幅の信号に変換した後、それぞれの信号に遅
延を挿入する。遅延が挿入された４つの信号から状態変
化を検出して、信号を合成し、入力信号とパルス幅が同
じで遅延の挿入された信号を生成する。
示すブロック図である。図９に示すように、この遅延回
路ＴＤＣ１は、第１図の発明の遅延回路ＴＤＣにおけ
る、立ち上がりエッジ検出回路１と立ち下がりエッジ検
出回路２の各出力を、さらに、立ち上がりエッジ検出回
路２２、２３と立ち下がりエッジ検出回路２４、２５に
より２つの出力に分けている。このようにして、より大
きいパルス幅の信号に変換した後、それぞれの信号に遅
延を挿入する。遅延が挿入された４つの信号から状態変
化を検出して、信号を合成し、入力信号とパルス幅が同
じで遅延の挿入された信号を生成する。
【００２４】図１０は図９に示した遅延回路の動作を示
す動作タイミング図である。図に示すように、入力信号
ＩＮは一段目の立ち上がりエッジ検出回路１および立ち
下がりエッジ検出回路２によってパルス幅が変換され、
その出力Ａ１とＢ１は、二段目の立ち上がりエッジ検出
回路２２、２４および立ち下がりエッジ検出回路２３、
２５でさらに大きいパルス幅の信号Ａ２２、Ａ２３、Ｂ
２４、Ｂ２５に変換される。続いて前記４つの信号は遅
延挿入回路３、４、２６、２７によって遅延が挿入され
る。このように、パルス幅をより大きく変換した後に遅
延を挿入して、信号合成回路２８において、合成信号を
生成することにより、より小さなパルス幅の信号に遅延
を挿入できる遅延回路ＴＤＣ１を得ることができる。
す動作タイミング図である。図に示すように、入力信号
ＩＮは一段目の立ち上がりエッジ検出回路１および立ち
下がりエッジ検出回路２によってパルス幅が変換され、
その出力Ａ１とＢ１は、二段目の立ち上がりエッジ検出
回路２２、２４および立ち下がりエッジ検出回路２３、
２５でさらに大きいパルス幅の信号Ａ２２、Ａ２３、Ｂ
２４、Ｂ２５に変換される。続いて前記４つの信号は遅
延挿入回路３、４、２６、２７によって遅延が挿入され
る。このように、パルス幅をより大きく変換した後に遅
延を挿入して、信号合成回路２８において、合成信号を
生成することにより、より小さなパルス幅の信号に遅延
を挿入できる遅延回路ＴＤＣ１を得ることができる。
【００２５】図１１は図１および図９に示す遅延挿入回
路３の他の構成を示す回路図である。図に示すように、
この遅延挿入回路は抵抗ＲとコンデンサＣからなる遅延
素子２９、３０と、遅延素子２９、３０の出力とリファ
レンス電圧Ｖｒｅｆを比較するコンパレータ回路３１、
３２を具備することを特徴とする。
路３の他の構成を示す回路図である。図に示すように、
この遅延挿入回路は抵抗ＲとコンデンサＣからなる遅延
素子２９、３０と、遅延素子２９、３０の出力とリファ
レンス電圧Ｖｒｅｆを比較するコンパレータ回路３１、
３２を具備することを特徴とする。
【００２６】上記の構成によって、コンパレータ回路３
１、３２へ接続されるリファレンス電圧Ｖｒｅｆを変え
ることにより、遅延挿入回路の遅延時間を変えることが
可能となる。遅延時間を可変とすることによって製造時
における特性のバラツキのみならず、使用条件の違いに
よる特性の変化も調整することが可能となり、より正確
な遅延時間を持つ遅延回路を実現できる。
１、３２へ接続されるリファレンス電圧Ｖｒｅｆを変え
ることにより、遅延挿入回路の遅延時間を変えることが
可能となる。遅延時間を可変とすることによって製造時
における特性のバラツキのみならず、使用条件の違いに
よる特性の変化も調整することが可能となり、より正確
な遅延時間を持つ遅延回路を実現できる。
【００２７】
【発明の効果】以上説明したように、請求項１記載の発
明では、入力信号を入力信号の立ち上がりエッジで状態
を変化するより大きなパルス幅の信号と、立ち下がりの
エッジで状態を変化するより大きなパルス幅の信号とに
変換し、それぞれの信号に遅延を挿入するので、遅延素
子の遅延時間よりも小さいパルス幅を持つ入力信号に遅
延を挿入することができる。さらに、遅延素子による遅
延の挿入において遅延素子の立ち上がり、または、立ち
下がりのどちらか一方の遅延のみを用いるために、製造
時に起きる特性のバラツキによるＰチャネルトランジス
タとＮチャネルトランジスタのアンバランスの影響を避
けることができる。また、上記実施例において、遅延挿
入回路の遅延素子は、一般に用いられている遅延素子、
遅延回路を単体または、複数を縦続接続して使用でき
る。
明では、入力信号を入力信号の立ち上がりエッジで状態
を変化するより大きなパルス幅の信号と、立ち下がりの
エッジで状態を変化するより大きなパルス幅の信号とに
変換し、それぞれの信号に遅延を挿入するので、遅延素
子の遅延時間よりも小さいパルス幅を持つ入力信号に遅
延を挿入することができる。さらに、遅延素子による遅
延の挿入において遅延素子の立ち上がり、または、立ち
下がりのどちらか一方の遅延のみを用いるために、製造
時に起きる特性のバラツキによるＰチャネルトランジス
タとＮチャネルトランジスタのアンバランスの影響を避
けることができる。また、上記実施例において、遅延挿
入回路の遅延素子は、一般に用いられている遅延素子、
遅延回路を単体または、複数を縦続接続して使用でき
る。
【００２８】請求項３記載の発明では、請求項２記載の
発明に、さらに、入力信号の立ち上がりエッジ検出回路
と立ち下がりエッジ検出回路を加えて、立ち上がりエッ
ジ検出回路と立ち下がりエッジ検出回路を２段設けてい
る。このように構成することによって、さらに小さいパ
ルス幅の入力信号へ遅延を挿入することができる。
発明に、さらに、入力信号の立ち上がりエッジ検出回路
と立ち下がりエッジ検出回路を加えて、立ち上がりエッ
ジ検出回路と立ち下がりエッジ検出回路を２段設けてい
る。このように構成することによって、さらに小さいパ
ルス幅の入力信号へ遅延を挿入することができる。
【００２９】請求項６記載の発明では、請求項２および
請求項３記載の発明を構成する遅延挿入回路に、コンパ
レータ回路を設けたことによって、遅延挿入回路の遅延
時間を変えることができる。また、遅延素子の調整を行
う場合、遅延素子の立ち上がり、または、立ち下がりど
ちらか一方の遅延の調整をすればよく、調整が簡易であ
る。
請求項３記載の発明を構成する遅延挿入回路に、コンパ
レータ回路を設けたことによって、遅延挿入回路の遅延
時間を変えることができる。また、遅延素子の調整を行
う場合、遅延素子の立ち上がり、または、立ち下がりど
ちらか一方の遅延の調整をすればよく、調整が簡易であ
る。
【図１】 この発明の第一の実施形態の構成を示すブロ
ック図である。
ック図である。
【図２】 図１における遅延挿入回路３、４の構成を示
す回路図である。
す回路図である。
【図３】 図１における信号合成回路５の構成を示す回
路図である。
路図である。
【図４】 図３におけるエッジ検出回路１５、１６の構
成を示す回路図である。
成を示す回路図である。
【図５】 図１に示す遅延回路ＴＤＣの動作を示す波形
図である。
図である。
【図６】 図２に示す遅延挿入回路の動作を示す波形図
である。
である。
【図７】 図３に示す信号合成回路の動作を示す波形図
である。
である。
【図８】 図４に示すエッジ検出回路の動作を示す波形
図である。
図である。
【図９】 この発明の第二の実施形態の構成を示すブロ
ック図である。
ック図である。
【図１０】 図９に示す遅延回路の動作を示す波形図
である。
である。
【図１１】 請求項６記載の発明にかかる遅延挿入回路
の構成を示す回路図である。
の構成を示す回路図である。
【図１２】 従来の遅延回路の構成を示す回路図であ
る。
る。
【図１３】 従来の遅延回路の構成を示す回路図であ
る。
る。
１ 立ち上がりエッジ検出回路 ２ 立ち下がりエッジ検出回路 ３、４ 遅延挿入回路 ５ 信号合成回路 ６、９、１０、１１、１９ インバータ回路 ７、８ 遅延素子 １２ デコード回路 １３、２０ セレクタ回路 １４ ＲＳフリップフロップ回路 １５、１６ エッジ検出回路 １７ ＯＲ回路 １８、２１ Ｔフリップフロップ回路 ２２、２４ 立ち上がりエッジ検出回路 ２３、２５ 立ち下がりエッジ検出回路 ２６、２７ 遅延挿入回路 ２８ 信号合成回路 ２９、３０ 遅延素子 ３１、３２ コンパレータ回路 ５１、５２、５６ インバータ回路 ５３ 遅延素子 ５４ 充放電回路 ５５ コンパレータ回路 ＴＤＣ、ＴＤＣ１ 遅延回路
Claims (6)
- 【請求項１】 入力信号を該入力信号の立ち上がりエッ
ジで状態を変化する、より大きなパルス幅の信号に変換
する第一のパルス形成手段と、該 第一のパルス形成手段の出力に遅延を挿入する第一の
遅延挿入回路と、該入力信号を、前記第一のパルス形成手段で変換された
パルス幅の信号と同じ周期であって、該入力信号の立ち
下がりエッジで状態を変化する、より大きなパルス幅の
信号に変換する 第二のパルス形成手段と、該 第二のパルス形成手段の出力に、該第一の遅延挿入回
路と同じ遅延を挿入する第二の遅延挿入回路と、該第一及び第二の遅延挿入回路の出力信号の立ち上がり
及び立ち下がりエッジを検出してパルス信号を出力する
第一及び第二のエッジ検出回路、該第一及び第二のエッ
ジ検出回路の出力するパルス信号の論理和をとるＯＲ回
路、該ＯＲ回路の出力信号の片エッジで状態を反転させ
るトグルフリップフロップ回路とを有する 信号合成回路
と、 を具備してなる遅延回路。 - 【請求項２】 入力信号の立ち上がりエッジを検出する
立ち上がりエッジ検出回路と、 該立ち上がりエッジ検出回路の出力に遅延を挿入する第
一の遅延挿入回路と、 入力信号の立ち下がりエッジを検出する立ち下がりエッ
ジ検出回路と、 該立ち下がりエッジ検出回路の出力に、該第一の遅延挿
入回路と同じ遅延を挿入する第二の遅延挿入回路と、該 第一及び第二の遅延挿入回路の出力信号の立ち上がり
及び立ち下がりエッジを検出してパルス信号を出力する
第一及び第二のエッジ検出回路、該第一及び第二のエッ
ジ検出回路の出力するパルス信号の論理和をとるＯＲ回
路、該ＯＲ回路の出力信号の片エッジで状態を反転させ
るトグルフリップフロップ回路とを有する信号合成回路
と、 を具備してなる遅延回路。 - 【請求項３】 入力信号の立ち上がりエッジを検出する
第一の立ち上がりエッジ検出回路と、 該第一の立ち上がりエッジ検出回路の出力の立ち上がり
エッジを検出する第二の立ち上がりエッジ検出回路と、 該第二の立ち上がりエッジ検出回路の出力に遅延を挿入
する第一の遅延挿入回路と、 該第一の立ち上がりエッジ検出回路の出力の立ち下がり
エッジを検出する第一の立ち下がりエッジ検出回路と、 該第一の立ち下がりエッジ検出回路の出力に、該第一の
遅延挿入回路と同じ遅延を挿入する第二の遅延挿入回路
と、 該入力信号の立ち下がりエッジを検出する第二の立ち下
がりエッジ検出回路と、 該第二の立ち下がりエッジ検出回路の出力の立ち上がり
エッジを検出する第三の立ち上がりエッジ検出回路と、 該第三の立ち上がりエッジ検出回路の出力に、該第一の
遅延挿入回路と同じ遅延を挿入する第三の遅延挿入回路
と、 該第二の立ち下がりエッジ検出回路の出力の立ち下がり
エッジを検出する第三の立ち下がりエッジ検出回路と、 該第三の立ち下がりエッジ検出回路の出力に、該第一の
遅延挿入回路と同じ遅延を挿入する第四の遅延挿入回路
と、 該第一、第二、第三および第四の遅延挿入回路の出力信
号の立ち上がり及び立ち下がりエッジを検出してパルス
信号を出力するエッジ検出回路、該エッジ検出回路の出
力するパルス信号の論理和をとるＯＲ回路、該ＯＲ回路
の出力信号の片エッジで状態を反転させるトグルフリッ
プフロップ回路とを有する信号合成回路と、 を具備してなる遅延回路。 - 【請求項４】 前記立ち上がりエッジ検出回路は入力信
号の立ち上がりで出力の状態が反転する第一のトグルフ
リップフロップであり、前記立ち下がりエッジ検出回路
は入力信号の立ち下がりで出力の状態が反転する第二の
トグルフリップフロップであることを特徴とする請求項
２または請求項３に記載の遅延回路。 - 【請求項５】 前記遅延挿入回路は、入力される信号の
立ち上がりを遅延させる第一の遅延手段と、 前記入力される信号の立ち下がりを遅延させる第二の遅
延手段と、該第一、第二の遅延手段の出力に基づいてセット信号／
リセット信号を出力するデコーダ回路、該デコーダ回路
のセット信号／リセット信号によってセット／リセット
されるＲＳフリップフロップ回路、該ＲＳフリップフロ
ップ回路のセット出力により該デコーダ回路に入力され
る該第一、第二の遅延手段の出力の一方を選択するセレ
クタ回路を有する 合成回路と、 を具備することを特徴とする請求項２または請求項３に
記載の遅延回路。 - 【請求項６】 前記第一、第二の遅延手段は、抵抗−コ
ンデンサ遅延回路と、該抵抗−コンデンサ遅延回路の出
力およびリファレンス信号が入力される比較回路とから
構成され、遅延時間変更可能に構成されていることを特
徴とする請求項５に記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21628598A JP3202689B2 (ja) | 1998-07-30 | 1998-07-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21628598A JP3202689B2 (ja) | 1998-07-30 | 1998-07-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049578A JP2000049578A (ja) | 2000-02-18 |
| JP3202689B2 true JP3202689B2 (ja) | 2001-08-27 |
Family
ID=16686148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21628598A Expired - Fee Related JP3202689B2 (ja) | 1998-07-30 | 1998-07-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202689B2 (ja) |
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| JP5259055B2 (ja) * | 2006-03-29 | 2013-08-07 | Ｎｔｔエレクトロニクス株式会社 | 信号伝達回路 |
| JP2008042501A (ja) * | 2006-08-04 | 2008-02-21 | Nippon Telegr & Teleph Corp <Ntt> | 電子回路装置 |
| JP2009005029A (ja) * | 2007-06-20 | 2009-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 電子回路装置 |
| CN102684651B (zh) * | 2012-05-25 | 2015-07-08 | 华为技术有限公司 | 用于数字电路的信号延迟方法、装置及数字电路系统 |
| US9374216B2 (en) * | 2013-03-20 | 2016-06-21 | Qualcomm Incorporated | Multi-wire open-drain link with data symbol transition based clocking |
-
1998
- 1998-07-30 JP JP21628598A patent/JP3202689B2/ja not_active Expired - Fee Related
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