JP3634353B2

JP3634353B2 - 遅延回路および該遅延回路を用いたウェーハテスト回路

Info

Publication number: JP3634353B2
Application number: JP2000400079A
Authority: JP
Inventors: 敏郎大杉
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2005-03-30
Anticipated expiration: 2020-12-28
Also published as: JP2002204148A

Description

【０００１】
【発明の属する技術分野】
本発明は、オシレータと縦続接続した複数のフリップフロップからなる２進多段カウンタとから構成される遅延回路に係り、特にレーザトリミングによりヒューズを選択的に切断することで所望の遅延時間を設定することが可能な遅延回路およびそれを用いたウェーハテスト回路に関する。
【０００２】
【従来の技術】
遅延回路は、入力信号を遅延するために様々な半導体電子回路に組み込まれている。例えば、充放電保護回路において、過充電，過放電，放電過電流，または充電過電流から２次電池を保護するために、過充電，過放電，放電過電流，または充電過電流を検出した場合、これらの検出信号を、それぞれに対応して予め決められた所定時間だけ遅延回路で遅延させた後、充放電経路に設けられた充電制御用スイッチまたは放電制御用スイッチに加えてこれらのスイッチをオフにする構成が提案されている。このような技術については、例えば、特開平９−１８２２８３号公報、特開平１１−１０３５２８号公報、あるいは本出願人が先に出願した特願２０００−８３３７５号などに開示されている。
【０００３】
図４は、上記従来技術において用いられている遅延回路を概念的に示す図であり、過充電，過放電，放電過電流，または充電過電流などを検出する検出回路１００の検出信号を遅延回路２００で所定時間遅延させて遅延出力を得、この遅延出力を図示しない充電制御用スイッチや放電制御用スイッチをオフにするようにしたもので、ここで遅延回路２００はオシレータ２０１とカウンタ２０２から構成されている。カウンタ２０２は、縦続接続した複数のフリップフロップからなる２進多段カウンタで構成され、遅延出力を取る段を選択することによって所望の遅延時間を得るようにしている。
【０００４】
図５〜７は、上述したオシレータ２０１と２進多段カウンタ２０２からなる従来の遅延回路における２進多段カウンタ２０２から所望の遅延出力を得るための構成を説明する図である。図５は、Ｎ段構成のフリップフロップの最終段（Ｎ段目）のフリップフロックの出力を遅延出力とする図であり、図６は、（Ｎ−２）段目のフリップフロップの出力を遅延出力とする図であり、図７は、Ｎ段目のフリップフロップの出力と（Ｎ−２）段目のフリップフロップの出力のＡＮＤ（論理積）を取って遅延出力とする図である。
【０００５】
フリップフロップの初段における遅延時間をｄとすると、図５に示す遅延回路の遅延時間はｄ・２^Ｎ−１であり、図６に示す遅延回路の遅延時間はｄ・２^Ｎ ^― ^３であり、図７に示す遅延回路の遅延時間はｄ・（２^Ｎ−１＋２^Ｎ ^― ^３）である。例えば、Ｎ＝５、ｄ＝０．２５Ｓとすると、図５の遅延回路における遅延時間は４Ｓ、図６の遅延回路における遅延時間は１Ｓ、図７の遅延回路における遅延時間は５Ｓとなる。
【０００６】
従来は、図５〜７の如き遅延回路を製造する場合、それぞれの遅延時間に対応する露光マスクを予め用意しておき、所望の遅延時間に対応する露光マスクを使用して遅延回路を製造するようにしていた（ここでフリップフロップの段数自体は予め回路として用意されているものとする）。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来技術は次のような問題点を有している。すなわち、遅延回路に対して顧客から要求される遅延時間が複数種類にわたる場合、その遅延時間に対応する複数種類分の枚数の露光マスクを予め用意しておく必要があり、かつ、顧客からの注文が確定しどの露光マスクを使用したらよいかが決まるまで、その露光マスクを用いて行う工程の直前で作業を中断して待つ必要があった。
【０００８】
また、その顧客から要求される複数種類分の製品の中で、初期特性を測定するウェハーテスト時間は遅延時間の大きい製品ほど大きくなっていた。例えば、図５〜７の例では、（図６のウェハーテスト時間）＜（図５のウェハーテスト時間）＜（図７のウェハーテスト時間）のように、遅延時間の大きい遅延回路ほど大きいウェハーテスト時間を必要としていた。
【０００９】
本発明の目的は、上記問題点を解消し、多種類の露光マスクを不要とし、ウェハーテストまでを完了させた状態で在庫することができ、納品までの時間を短縮できる遅延回路（請求項１〜２）、およびウェハーテスト時のテスト時間を短縮することが可能なウェーハテスト回路（請求項３）を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、
ａ）請求項１記載の発明は、オシレータと、該オシレータの出力に多段に縦続接続された複数のフリップフロップからなる２進多段カウンタとから構成される遅延回路であって、２進多段カウンタの各段のフリップフロップの出力に一方の端部が接続された選択的に切断可能なヒューズと、前記２進多段カウンタの隣り合う段に接続された前記ヒューズの他方の端部間に設けられた抵抗とを有し、前記ヒューズを選択的に切断し、前記２進多段カウンタの最前段のフリップフロップの出力に接続された前記ヒューズの前記他方の端部から遅延信号を出力するようにしたことを特徴としている。
【００１１】
ｂ）請求項２記載の発明は、オシレータと、該オシレータの出力に多段に縦続接続された複数のフリップフロップからなる２進多段カウンタとから構成される遅延回路であって、２進多段カウンタの所望の複数の段のフリップフロップの出力に一方の端部が接続された選択的に切断可能な第１のヒューズと、２進多段カウンタの前記所望の複数の段のうち隣り合う段に接続された第１のヒューズの他方の端部間に設けられた第１の抵抗と、２進多段カウンタの前記所望の複数の段のフリップフロップの出力に一方の端部が接続された選択的に切断可能な第２のヒューズと、２進多段カウンタの前記所望の複数の段のうち隣り合う段に接続された第２のヒューズの他方の端部間に設けられた第２の抵抗と、２進多段カウンタの前記所望の複数の段のフリップフロップの出力に接続された前記第１または第２のヒューズの前記他方の端部からの信号を入力する論理回路とを有し、前記第１および第２のヒューズを選択的に切断し、該論理回路の出力を遅延信号として出力するようにしたことを特徴としている。
【００１２】
ｃ）請求項３記載の発明は、請求項１記載の遅延回路を用いたウェーハテスト回路であって、２進多段カウンタのヒューズが接続された最下段の出力によってオシレータを所望の周波数に合わせ込むための初期特性テストを行うことを特徴としている。
【００１３】
上記構成によれば、前記ヒューズを選択的に切断（レーザトリミング）することにより、あらゆる遅延時間設定が可能になるため、多種類の露光マスクを不要とし、ウェハーテストまでを完了させた状態で在庫することができ、顧客からの注文に対して後工程のレーザートリミング以降での対応となるのでデリバリが改善し、かつウェハーテスト時のテスト時間の短縮化が可能となる。
【００１４】
【発明の実施の形態】
以下、図面を用いて本発明の実施例を説明する。
図１および図２は、本発明の実施例を説明するための図である。
従来は、使用する露光マスクの選択の仕方によって遅延時間の設定を行っていたが、本実施例では、図１または２に示すように２進多段カウンタの段と段との間または段と遅延出力の間に切断可能なヒューズと抵抗または論理回路を接続しておき、該ヒューズの選択的に切断により遅延時間の設定を行うようにしたものである。
【００１５】
本実施例における遅延回路は、オシレータと２進多段カウンタで構成されているが、オシレータの周波数はレーザトリミングにより規定の周波数に変更することが可能であり、この周波数の変更により遅延時間を所望の時間に設定することもできる。ここでオシレータの周波数は、ウェハーテスト時の遅延時間を測定しその遅延時間から前工程後のオシレータの周波数が分かることから、そのデータを元にトリミングを実行するように構成する。
【００１６】
前述したように、図５〜７に示した従来の構成では異なるフリップフロップの段の出力を遅延出力としているため、ウェハーテスト時の遅延時間測定に要するテスト時間は異なる。しかし、本実施例では、図１に示すように（Ｎ−４）段目〜Ｎ段目の各段の間をヒューズと抵抗で接続することにより、ウェハーテスト時の遅延時間としては（Ｎ−４）段目の出力がハイレベル“Ｈ”になった時間で決まるので、接続している最下段の遅延時間（０．２５Ｓ）の測定でウェーハテストが実行されることになる。従って、図５〜図７に示した従来構成の遅延回路に比べ、ウェーハテスト時間を大幅に短縮できることが分かる。
【００１７】
図１において、（Ｎ−４）段目の遅延時間（０．２５Ｓ）の測定によりウェハーテストを行った後、遅延時間を０．２５Ｓ、０．５Ｓ、１．０Ｓ、２．０Ｓ、４．０Ｓのうち、所望の値に設定する。遅延時間を０．２５Ｓにするには、ヒューズ１以外を全てトリミングし、遅延時間を０．５Ｓにするには、ヒューズ２以外を全てトリミングし、遅延時間を１．０Ｓにするには、ヒューズ３以外を全てトリミングし、遅延時間を２．０Ｓにするには、ヒューズ４以外を全てトリミングし、遅延時間を４．０Ｓにするには、ヒューズ５以外を全てトリミングすればよい。これは、ヒューズと抵抗で接続された各段のフリップフロップの出力のうちの１個のフリップフロップの出力を遅延時間出力端子とする回路例である。
【００１８】
各段のフリップフロップに接続されたヒューズとヒューズとの間には、貫通電流防止のために高抵抗値（例えば、３００ｋΩ）の電流制限抵抗が挿入されている。すなわち、（Ｎ−４）段目のフリップフロップに接続されたヒューズ１と（Ｎ−３）段目のフリップフロップに接続されたヒューズ２の間には電流制限抵抗Ｒ１が、（Ｎ−３）段目のフリップフロップに接続されたヒューズ２と（Ｎ−２）段目のフリップフロップに接続されたヒューズ３の間には電流制限抵抗Ｒ２が、（Ｎ−２）段目のフリップフロップに接続されたヒューズ３と（Ｎ−１）段目のフリップフロップに接続されたヒューズ４の間には電流制限抵抗Ｒ３が、（Ｎ−１）段目のフリップフロップに接続されたヒューズ４とＮ段目のフリップフロップに接続されたヒューズ５の間には電流制限抵抗Ｒ４がそれぞれ接続されている。この電流制限抵抗は、フリップフロップ出力がハイレベル“Ｈ”出力の段とローレベル“Ｌ”出力の段があり、ハイレベル“Ｈ”出力からローレベル“Ｌ”出力へ電流が流れつづけた時に電流制限し回路の破壊を防止するのに必要である。
【００１９】
この電流制限抵抗は、遅延出力が“Ｈ”になったことを受けて各フリップフロップのリセットを実行する回路が含まれている場合、電流が流れるのは（Ｎ−４）段目のフリップフロップがハイレベル“Ｈ”でそれ以降の段のフリップフロップがローレベル“Ｌ”である場合だけとなるので、ヒューズ１とヒューズ２の間の抵抗Ｒ１のみが必要となる。
【００２０】
図２は、選択的に２個以上のフリップフロップの出力の論理を取って遅延時間とする回路の一例である。本回路例では、２個のフリップフロップの出力から得られる入力１と入力２の論理を取って遅延時間としている。図２では、（Ｎ−４）段目がハイレベル“Ｈ”（０．２５Ｓ）になると、入力２はハイレベル“Ｈ”となるが、ヒューズ１２とヒューズ１４との間に電流制限抵抗Ｒ１３があるため入力１は“Ｌ”のままである。
【００２１】
従って、（Ｎ−４）段目と（Ｎ−２）段目とが同時にハイレベル“Ｈ”になる時、入力１と入力２は共にハイレベル“Ｈ”となり、ＮＡＮＤ回路の出力（ＮＡＮＤ１）はローレベル“Ｌ”で設定時間となる。つまり、この図２の場合はヒューズで接続された最下位段のフリップフロップがハイレベル“Ｈ”になっただけでは、ウェハーテスト時の遅延時間の測定は完了しないことを意味している。
【００２２】
これは、５Ｓ品を作成するために電流制限抵抗を挿入する位置をタイミングを考慮して挿入しているため発生する。Ｎ段目がハイレベル“Ｈ”になり、その後（Ｎ―２）段目がハイレベル“Ｈ”になった時初めてＮＡＮＤ１が“Ｌ”になるようにしなければ５Ｓ品はできない（後述する図３（ａ）参照）。
【００２３】
５Ｓ品は、ヒューズ１１〜ヒューズ１３をトリミングするが、ここで、ヒューズ１２とヒューズ１４の間の抵抗Ｒ１３をショート（短絡）し、その代わりの電流制限抵抗をヒューズ１４と入力１との間に抵抗を挿入するように回路構成を変更すると、Ｎ段目がハイレベル“Ｈ”になる直前に（Ｎ−２）段目がハイレベル“Ｈ”からローレベル“Ｌ”に変化し、この抵抗を挿入すると入力１がハイレベル“Ｈ”からローレベル“Ｌ”になるのが遅れ、Ｎ段目がハイレベル“Ｈ”になる時に、同時に（Ｎ−２）段目がハイレベル“Ｈ”になる期間が発生し、Ｎ段目がはじめてハイレベル“Ｈ”になった時にＮＡＮＤ回路の出力（ＮＡＮＤ１）はローレベル“Ｌ”となり、４Ｓ品にしかならない。このように、２個以上のフリップフロップの出力のＡＮＤを設定時間にする時は、タイミングを考慮して電流制限の抵抗を挿入する必要がある。
【００２４】
図２においても各段のフリップフロップ出力が同時にハイレベル“Ｈ”とローレベル“Ｌ”となる出力をヒューズで結ぶ経路に高抵抗値の電流制限抵抗を挿入することにより回路破壊を防いでいる。
【００２５】
図３（ａ）は、図２に示す回路構成の場合の（Ｎ−２）段目〜Ｎ段目のフリップフロップの出力を示す図である。
図３（ｂ）は、図２に示す回路構成の場合の図で、図３（ａ）における時間軸が４Ｓ付近の入力１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）の拡大図である。この場合、ＮＡＮＤ回路の出力（ＮＡＮＤ１）が４Ｓ付近でローレベル“Ｌ”になることがなく、所望の５Ｓ品ができることを示している。
【００２６】
図３（ｃ）は、図２の回路構成においてヒューズ１２とヒューズ１４の間の抵抗Ｒ１３をショート（短絡）し、その代わりの電流制限抵抗をヒューズ１４と入力１との間に抵抗を挿入するという回路構成を変更した場合の図で、図３（ａ）における時間軸が４Ｓ付近の入力１と入力２とＮＡＮＤ回路の出力（ＮＡＮＤ１）の拡大図である。この場合は、回路構成を変更したことによって、ＮＡＮＤ回路の出力（ＮＡＮＤ１）が４Ｓ付近で“Ｌ”になる時があり、所望の５Ｓ品ができなくなる（４Ｓ品となる）ことを示している。
【００２７】
図２の回路構成において、ヒューズを選択的に切断することによりタイマー設定時間を以下のように変更することが可能である。
ヒューズ１３，１４，１５を切断：タイマー設定時間＝０．２５Ｓ
ヒューズ１１，１２，１５を切断：タイマー設定時間＝１．０Ｓ
ヒューズ１１，１２，１３を切断：タイマー設定時間＝５．０Ｓ
【００２８】
以上、多種類の露光マスクが不要で、ウェハーテストまでを完了させた状態で在庫することができ、納品までの時間を短縮できる遅延回路、およびウェハーテスト時のテスト時間を短縮することが可能なウェーハテスト回路について説明したが、このような遅延回路技術は、従来の技術で説明した充放電保護回路などをはじめとするあらゆる電子回路に適用することができる。また、各種電子機器（例えば、各種携帯機器）にこのような遅延回路を有する電子回路を組み込ようにすれば、該各種電子機器の発注から納品までの時間を短縮することができる。
【００２９】
【発明の効果】
本発明によれば、下記（ａ）〜（ｄ）の如き効果を得ることができる。
（ａ）請求項１記載の発明によれば、選択的にレーザトリミングすることによってヒューズを１個のみ残すことができ、そのヒューズで結線された２進多段カウンタの任意の段からの出力を用いることによって任意の遅延時間を設定できる。
（ｂ）請求項２記載の発明によれば、２個以上の段の出力の論理をとって遅延出力とする場合、電流制限抵抗の挿入位置をタイミングを考慮して挿入することで、任意の遅延時間の和を作り出すことが可能となる。
【００３０】
（ｃ）請求項１および２の発明によれば、多種類の露光マスクを不要とし、ウェハーテストまでを完了させた状態で在庫することができ、顧客からの注文に対して納品までの待ち時間を短縮することができる。
（ｄ）請求項３記載の発明によれば、ウェハーテスト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施例を説明するための図である（その１）。
【図２】本発明の実施例を説明するための図である（その２）。
【図３】図２に示す回路構成の場合の（Ｎ−２）段目〜Ｎ段目のフリップフロップの出力およびＮＡＮＤ回路の入力１，入力２，出力を説明するための図である。
【図４】従来技術において用いられている遅延回路を概念的に示す図である。
【図５】従来の遅延回路における２進多段カウンタから所望の遅延出力を得るための構成を説明する図である（その１）。
【図６】従来の遅延回路における２進多段カウンタから所望の遅延出力を得るための構成を説明する図である（その２）。
【図７】従来の遅延回路における２進多段カウンタから所望の遅延出力を得るための構成を説明する図である（その３）。
【符号の説明】
１〜５，１１〜１５：ヒューズ、
Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１３：抵抗（電流制限抵抗）、
１００：検出回路、
２００：遅延回路、
２０１：オシレータ、
２０２：カウンタ。

Claims

オシレータと、該オシレータの出力に多段に縦続接続された複数のフリップフロップからなる２進多段カウンタとから構成される遅延回路であって、
前記２進多段カウンタの各段のフリップフロップの出力に一方の端部が接続された選択的に切断可能なヒューズと、
前記２進多段カウンタの隣り合う段に接続された前記ヒューズの他方の端部間に設けられた抵抗とを有し、
前記ヒューズを選択的に切断し、前記２進多段カウンタの最前段のフリップフロップの出力に接続された前記ヒューズの前記他方の端部から遅延信号を出力するようにしたことを特徴とする遅延回路。
オシレータと、該オシレータの出力に多段に縦続接続された複数のフリップフロップからなる２進多段カウンタとから構成される遅延回路であって、
前記２進多段カウンタの所望の複数の段のフリップフロップの出力に一方の端部が接続された選択的に切断可能な第１のヒューズと、
前記２進多段カウンタの前記所望の複数の段のうち隣り合う段に接続された前記第１のヒューズの他方の端部間に設けられた第１の抵抗と、
前記２進多段カウンタの前記所望の複数の段のフリップフロップの出力に一方の端部が接続された選択的に切断可能な第２のヒューズと、
前記２進多段カウンタの前記所望の複数の段のうち隣り合う段に接続された前記第２のヒューズの他方の端部間に設けられた第２の抵抗と、
前記２進多段カウンタの前記所望の複数の段のフリップフロップの出力に接続された前記第１または第２のヒューズの前記他方の端部からの信号を入力する論理回路とを有し、
前記第１および第２のヒューズを選択的に切断し、該論理回路の出力を遅延信号として出力するようにしたことを特徴とする遅延回路。
請求項１記載の遅延回路を用いたウェーハテスト回路であって、前記２進多段カウンタの前記ヒューズが接続された最前段の出力によって前記オシレータを所望の周波数に合わせ込むための初期特性テストを行うことを特徴とするウェーハテスト回路。