JPH10313245A - 位相制御ループを具える集積回路 - Google Patents
位相制御ループを具える集積回路Info
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- JPH10313245A JPH10313245A JP10083245A JP8324598A JPH10313245A JP H10313245 A JPH10313245 A JP H10313245A JP 10083245 A JP10083245 A JP 10083245A JP 8324598 A JP8324598 A JP 8324598A JP H10313245 A JPH10313245 A JP H10313245A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Abstract
(57)【要約】
【課題】 周波数が互いに逓倍関係にあり、信号転換部
が完全に同相となり、信号の周波数が変化しても或るク
ロックに対する移相量が一定のままとなる２つの信号を
供給する位相制御ループを具える集積回路を提供する。 【解決手段】 既知の位相制御ループは、周波数が可制
御である発振器（３）と、分周器（４）と、基準信号
（ＣＫＲＥＦ）を分周器の出力信号と比較して発振器の
周波数を制御する位相比較器（１）とを具えている。本
発明による集積回路は、発振器（３）の出力端子に、入
力周波数の倍数で、発振器の信号に対して同相で移相さ
れる信号（ＣＫＮＯ）を供給する移相器（５）と、前記
分周器（４）の出力端子に接続されたデータ入力端子
（ｄａｔａ）及び前記移相器の出力端子に接続されたク
ロック入力端子（ｃｌｋ）を有し、入力信号（ＣＫＲＥ
Ｆ）の周波数ではあるが、移相器の出力信号にクロック
される信号（ＣＫＲＥＦＯ）を供給するＤ形フリップフ
ロップによって簡単に構成し得る再同期化モジュール
（６）も具えるようにする。
が完全に同相となり、信号の周波数が変化しても或るク
ロックに対する移相量が一定のままとなる２つの信号を
供給する位相制御ループを具える集積回路を提供する。 【解決手段】 既知の位相制御ループは、周波数が可制
御である発振器（３）と、分周器（４）と、基準信号
（ＣＫＲＥＦ）を分周器の出力信号と比較して発振器の
周波数を制御する位相比較器（１）とを具えている。本
発明による集積回路は、発振器（３）の出力端子に、入
力周波数の倍数で、発振器の信号に対して同相で移相さ
れる信号（ＣＫＮＯ）を供給する移相器（５）と、前記
分周器（４）の出力端子に接続されたデータ入力端子
（ｄａｔａ）及び前記移相器の出力端子に接続されたク
ロック入力端子（ｃｌｋ）を有し、入力信号（ＣＫＲＥ
Ｆ）の周波数ではあるが、移相器の出力信号にクロック
される信号（ＣＫＲＥＦＯ）を供給するＤ形フリップフ
ロップによって簡単に構成し得る再同期化モジュール
（６）も具えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、特に、周波数が制
御入力端子に供給される電圧によって制御可能な信号を
供給する出力端子を有している発振器と、入力端子が前
記発振器の出力端子に接続され、出力端子が前記入力端
子に供給される信号の周波数に対して分周された周波数
の信号を供給する分周器と、一方の入力端子が基準信号
を受信し、他方の入力端子が前記分周器の出力信号を受
信する２つの入力端子及び前記発振器の制御入力端子に
接続された出力端子を有している位相比較器とを具えて
いる位相制御ループを有するアセンブリを含む集積回路
に関するものである。
御入力端子に供給される電圧によって制御可能な信号を
供給する出力端子を有している発振器と、入力端子が前
記発振器の出力端子に接続され、出力端子が前記入力端
子に供給される信号の周波数に対して分周された周波数
の信号を供給する分周器と、一方の入力端子が基準信号
を受信し、他方の入力端子が前記分周器の出力信号を受
信する２つの入力端子及び前記発振器の制御入力端子に
接続された出力端子を有している位相比較器とを具えて
いる位相制御ループを有するアセンブリを含む集積回路
に関するものである。
【０００２】本発明は周波数がお互いに逓倍関係にあ
り、信号転換部が完全に同相となる２つの信号を必要と
する際に適用することができる。特に、ラインクロック
信号から画素周波数を生成するための液晶スクリーン用
のインタフェース回路に適用することができる。
り、信号転換部が完全に同相となる２つの信号を必要と
する際に適用することができる。特に、ラインクロック
信号から画素周波数を生成するための液晶スクリーン用
のインタフェース回路に適用することができる。
【０００３】
【従来の技術】信号転換部が同相となる２つの信号を発
生する回路は米国特許第５，０３６，２９７号から既知
である。この文献に記載されているような回路では、発
振器にタップ付きの遅延線を後続させ、タップの１つが
選択回路によって或る基準信号と発振器の出力信号との
位相比較結果の関数として選定されるようにしている。
生する回路は米国特許第５，０３６，２９７号から既知
である。この文献に記載されているような回路では、発
振器にタップ付きの遅延線を後続させ、タップの１つが
選択回路によって或る基準信号と発振器の出力信号との
位相比較結果の関数として選定されるようにしている。
【０００４】
【発明が解決しようとする課題】本発明の目的は一方の
信号の周波数が他方の信号の周波数の倍数となり、これ
らの信号の転換部が完全に同相となり、且つ信号の周波
数が変化してもクロックに対する移相量が一定のままと
なる２つの信号を供給する集積回路を提供することにあ
る。移相は理想的には次のような特性を有するようにす
べきである。即ち、移相量が０°〜３６０°の範囲内で
プログラム可能で、数１０年の頻度で良好に作動し、且
つ位相雑音を引き起こさないようにすべきである。この
ようなことは、遅延線を用いる従来のアセンブリでは、
周波数が変化する場合に変更しなければならない或る所
定の時間偏移を伴うことになる。
信号の周波数が他方の信号の周波数の倍数となり、これ
らの信号の転換部が完全に同相となり、且つ信号の周波
数が変化してもクロックに対する移相量が一定のままと
なる２つの信号を供給する集積回路を提供することにあ
る。移相は理想的には次のような特性を有するようにす
べきである。即ち、移相量が０°〜３６０°の範囲内で
プログラム可能で、数１０年の頻度で良好に作動し、且
つ位相雑音を引き起こさないようにすべきである。この
ようなことは、遅延線を用いる従来のアセンブリでは、
周波数が変化する場合に変更しなければならない或る所
定の時間偏移を伴うことになる。
【０００５】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の集積回路において、前記アセンブリがさらに、前
記発振器の出力端子に接続された入力端子及び該入力端
子における信号に対して移相された信号を供給する出力
端子を有している移相器と、該移相器の出力端子に接続
されたクロック入力端子及び前記分周器の出力端子に接
続された信号入力端子を有している再同期化モジュール
とを具えていることを特徴とする。
種類の集積回路において、前記アセンブリがさらに、前
記発振器の出力端子に接続された入力端子及び該入力端
子における信号に対して移相された信号を供給する出力
端子を有している移相器と、該移相器の出力端子に接続
されたクロック入力端子及び前記分周器の出力端子に接
続された信号入力端子を有している再同期化モジュール
とを具えていることを特徴とする。
【０００６】本発明の好適例では、再同期化モジュール
をＤ形フリップフロップとする。
をＤ形フリップフロップとする。
【０００７】さらに本発明の他の好適例では、前記再同
期化モジュールが第１のＤ形フリップフロップと、これ
と同じタイプの第２のフリップフロップとを具え、前記
第２フリップフロップのクロック入力端子が前記第１フ
リップフロップのクロック信号と同じクロック信号をイ
ンバータでの反転後に受信し、前記第１フリップフロッ
プの信号入力端子が前記モジュールの入力端子を構成
し、前記第２フリップフロップの出力端子が前記モジュ
ールの出力端子を構成し、前記第１フリップフロップの
出力端子がマルチプレクサを介して前記第２フリップフ
ロップのデータ入力端子に接続され、前記マルチプレク
サがディジタル位相制御入力信号によって制御されて、
該マルチプレクサが前記第１フリップフロップの信号入
力端子に供給される入力信号か、前記第１フリップフロ
ップの出力端子からの信号のいずれかを選択して、前記
第２フリップフロップの入力端子に供給するようにす
る。
期化モジュールが第１のＤ形フリップフロップと、これ
と同じタイプの第２のフリップフロップとを具え、前記
第２フリップフロップのクロック入力端子が前記第１フ
リップフロップのクロック信号と同じクロック信号をイ
ンバータでの反転後に受信し、前記第１フリップフロッ
プの信号入力端子が前記モジュールの入力端子を構成
し、前記第２フリップフロップの出力端子が前記モジュ
ールの出力端子を構成し、前記第１フリップフロップの
出力端子がマルチプレクサを介して前記第２フリップフ
ロップのデータ入力端子に接続され、前記マルチプレク
サがディジタル位相制御入力信号によって制御されて、
該マルチプレクサが前記第１フリップフロップの信号入
力端子に供給される入力信号か、前記第１フリップフロ
ップの出力端子からの信号のいずれかを選択して、前記
第２フリップフロップの入力端子に供給するようにす
る。
【０００８】前記移相器によって行われる移相量をプロ
グラム可能とし、該移相量の大きさが前記移相器の制御
入力端子に供給される制御信号によって制御されるよう
にするのが有利である。
グラム可能とし、該移相量の大きさが前記移相器の制御
入力端子に供給される制御信号によって制御されるよう
にするのが有利である。
【０００９】前記発振器が、主信号と、該主信号に対し
てπ／２だけ移相された付加信号との２成分を有する信
号を供給する二重の出力端子を有し、且つ移相量がプロ
グラム可能である前記移相器が前記発振器の二重の出力
端子に接続された二重の入力端子を有するようにするの
が好適である。
てπ／２だけ移相された付加信号との２成分を有する信
号を供給する二重の出力端子を有し、且つ移相量がプロ
グラム可能である前記移相器が前記発振器の二重の出力
端子に接続された二重の入力端子を有するようにするの
が好適である。
【００１０】さらに、前記プログラム可能な移相器が、
それぞれ２つの入力端子と１つの出力端子とを有してい
る第１及び第２の乗算器と、前記第１乗算器の出力端子
及び前記第２乗算器の出力端子にそれぞれ接続された２
つの入力端子を有している加算器とを具え、前記２つの
各乗算器の第１入力端子が相俟って前記移相器の二重の
入力端子を構成し、前記各乗算器の各第２入力端子がデ
ィジタル制御ワードを受信するようにし、これら２つの
ディジタル制御ワードの値を、これらの値をそれぞれ自
乗した和が一定となるような値とし、前記各乗算器に
は、該乗算器の第１入力端子における信号に該乗算器の
第２入力端子に供給されるディジタル制御ワードの値を
逓倍して得られる信号を供給する手段を設けるのが有利
である。
それぞれ２つの入力端子と１つの出力端子とを有してい
る第１及び第２の乗算器と、前記第１乗算器の出力端子
及び前記第２乗算器の出力端子にそれぞれ接続された２
つの入力端子を有している加算器とを具え、前記２つの
各乗算器の第１入力端子が相俟って前記移相器の二重の
入力端子を構成し、前記各乗算器の各第２入力端子がデ
ィジタル制御ワードを受信するようにし、これら２つの
ディジタル制御ワードの値を、これらの値をそれぞれ自
乗した和が一定となるような値とし、前記各乗算器に
は、該乗算器の第１入力端子における信号に該乗算器の
第２入力端子に供給されるディジタル制御ワードの値を
逓倍して得られる信号を供給する手段を設けるのが有利
である。
【００１１】制御ワードのフォーマットをＮビットとす
る移相器では、前記ディジタル制御ワードのフォーマッ
トをＮビットとし、前記各乗算器が、Ｎ−１ビットのう
ちの１つのビットで各々が制御されるＮ−１個のスイッ
チから成る切替段と、前記加算器の出力端子に接続さ
れ、且つ前記ビットの残余ビットによって制御される反
転モジュールと、入力端子に配置され、且つ前記各スイ
ッチの前に配置されるＮ−１個の増幅器とを具え、前記
各増幅器の利得が、対応するスイッチを制御する前記制
御ワードにおけるビットの重みに比例するようにするの
が有利である。
る移相器では、前記ディジタル制御ワードのフォーマッ
トをＮビットとし、前記各乗算器が、Ｎ−１ビットのう
ちの１つのビットで各々が制御されるＮ−１個のスイッ
チから成る切替段と、前記加算器の出力端子に接続さ
れ、且つ前記ビットの残余ビットによって制御される反
転モジュールと、入力端子に配置され、且つ前記各スイ
ッチの前に配置されるＮ−１個の増幅器とを具え、前記
各増幅器の利得が、対応するスイッチを制御する前記制
御ワードにおけるビットの重みに比例するようにするの
が有利である。
【００１２】
【発明の実施の形態】図１に示した集積回路１０は位相
制御ループ７を有するアセンブリを具えている。この位
相制御ループは次のようなものを具えている。即ち、 −周波数が接続ライン８によって供給される電圧により
調整自在であり、且つ出力端子が主信号Ｐ１と、この主
信号に対してπ／２だけ移相された付加信号Ｐ２との２
成分を有する発振信号を送出する発振器３。このような
信号を供給し得る発振器は当業者に既知であり、図１の
頂部にブロック回路図で示すように、対称又は平衡信号
を供給すると共に互いに交差結合で、即ち対称信号がル
ープ内で互いに逆に供給されるように縦続接続される
“Ｂ．Ｉ”にて示した２つの積分器によって構成するこ
とができる。発振器３の周波数は接続ライン８にて２つ
の各積分器に供給される信号によって制御される。第１
及び第２積分器の各出力端子にはπ／２だけ移相された
２つの信号Ｐ１及びＰ２が現われる； −信号Ｐ１を１／Ｒに分周する分周器４； −基準信号ＣＫＲＥＦに接続される一方の入力端子と分
周器４の出力端子に接続される他方の入力端子との２つ
の入力端子に供給される信号の位相を比較する位相比較
器１。この位相比較器の出力電圧は発振器３の周波数を
制御するために低域通過フィルタ２を経て接続ライン８
へと供給される。
制御ループ７を有するアセンブリを具えている。この位
相制御ループは次のようなものを具えている。即ち、 −周波数が接続ライン８によって供給される電圧により
調整自在であり、且つ出力端子が主信号Ｐ１と、この主
信号に対してπ／２だけ移相された付加信号Ｐ２との２
成分を有する発振信号を送出する発振器３。このような
信号を供給し得る発振器は当業者に既知であり、図１の
頂部にブロック回路図で示すように、対称又は平衡信号
を供給すると共に互いに交差結合で、即ち対称信号がル
ープ内で互いに逆に供給されるように縦続接続される
“Ｂ．Ｉ”にて示した２つの積分器によって構成するこ
とができる。発振器３の周波数は接続ライン８にて２つ
の各積分器に供給される信号によって制御される。第１
及び第２積分器の各出力端子にはπ／２だけ移相された
２つの信号Ｐ１及びＰ２が現われる； −信号Ｐ１を１／Ｒに分周する分周器４； −基準信号ＣＫＲＥＦに接続される一方の入力端子と分
周器４の出力端子に接続される他方の入力端子との２つ
の入力端子に供給される信号の位相を比較する位相比較
器１。この位相比較器の出力電圧は発振器３の周波数を
制御するために低域通過フィルタ２を経て接続ライン８
へと供給される。
【００１３】位相制御ループを具えている上記アセンブ
リは移相回路５も具えており、この移相回路の移相量は
ディジタル制御信号ｄ−Ｐｈによってプログラム可能で
ある。この移相器５は、発振器３の出力信号Ｐ１及びＰ
２を受信する２重の入力端子を有しており、その出力端
子ＣＫＮＯに入力信号Ｐ１／Ｐ２に対して移相された信
号を供給し、この移相の大きさは制御信号ｄ−Ｐｈによ
って制御される。このような移相回路については後に詳
細に説明する。
リは移相回路５も具えており、この移相回路の移相量は
ディジタル制御信号ｄ−Ｐｈによってプログラム可能で
ある。この移相器５は、発振器３の出力信号Ｐ１及びＰ
２を受信する２重の入力端子を有しており、その出力端
子ＣＫＮＯに入力信号Ｐ１／Ｐ２に対して移相された信
号を供給し、この移相の大きさは制御信号ｄ−Ｐｈによ
って制御される。このような移相回路については後に詳
細に説明する。
【００１４】再同期化モジュール６は移相回路５の出力
端子に接続されたクロック入力端子“ｃｌｋ”と、分周
器４の出力端子に接続された“ｄａｔａ”（データ）信
号入力端子と、制御信号ｄ−Ｐｈ用の入力端子とを有し
ている。モジュール６の出力はアセンブリの出力ＣＫＲ
ＥＦＯを構成する。このモジュール６用の回路としては
通常のＤ形フリップフロップが適しており、この場合に
は制御信号ｄ−Ｐｈは用いられない。それでも、このモ
ードにてＤ形フリップフロップを用いるよりももっと有
利な回路について後に詳細に説明する。
端子に接続されたクロック入力端子“ｃｌｋ”と、分周
器４の出力端子に接続された“ｄａｔａ”（データ）信
号入力端子と、制御信号ｄ−Ｐｈ用の入力端子とを有し
ている。モジュール６の出力はアセンブリの出力ＣＫＲ
ＥＦＯを構成する。このモジュール６用の回路としては
通常のＤ形フリップフロップが適しており、この場合に
は制御信号ｄ−Ｐｈは用いられない。それでも、このモ
ードにてＤ形フリップフロップを用いるよりももっと有
利な回路について後に詳細に説明する。
【００１５】図２は図１の移相器５に好適なプログラム
可能な移相器を示す。このようなプログラム可能な移相
器は可変量だけ移相すべき入力信号を受信するための２
重の第１入力端子を有しており、斯かる入力信号は周波
数が同じであるも、例えばＡ・ｃｏｓωｔ及びＡ・ｓｉ
ｎωｔの形態で互いに９０°移相された２つの信号、即
ちＶin及びＶin＋π／２で構成される。Ｃ及びＳで示し
た２重の第２入力端子はディジタル制御信号を受信し、
移相器の出力端子Ｖout は入力信号に対して、前記制御
信号によって規定される移相量Φを有するＡ′・ｃｏｓ
（ωｔ−Φ）の出力信号を供給する。
可能な移相器を示す。このようなプログラム可能な移相
器は可変量だけ移相すべき入力信号を受信するための２
重の第１入力端子を有しており、斯かる入力信号は周波
数が同じであるも、例えばＡ・ｃｏｓωｔ及びＡ・ｓｉ
ｎωｔの形態で互いに９０°移相された２つの信号、即
ちＶin及びＶin＋π／２で構成される。Ｃ及びＳで示し
た２重の第２入力端子はディジタル制御信号を受信し、
移相器の出力端子Ｖout は入力信号に対して、前記制御
信号によって規定される移相量Φを有するＡ′・ｃｏｓ
（ωｔ−Φ）の出力信号を供給する。
【００１６】入力端子Ｖinは第１乗算器２０の入力端子
に接続され、入力端子Ｖin＋π／２は第２乗算器３０の
入力端子に接続されている。第１乗算器２０の出力端子
は、その入力端子にて受信された信号Ｖin＝Ａ・ｃｏｓ
ωｔをＶ・ｃｏｓ（Φ）（ここに、Φは所望する移相量
であり、Ｖは一定値である）に相当するディジタル値Ｃ
で逓倍して得られる信号を供給する。第２乗算器３０の
出力端子は、信号Ｖin＋π／２をＶ・ｓｉｎ（Φ）に相
当するディジタル値Ｓで逓倍した信号を供給する。Ｃ及
びＳの値はＶ・ｃｏｓ（Φ）及びＶ・ｓｉｎ（Φ）にそ
れぞれ等しいから、これらを自乗した和は一定である
（ｓｉｎ2 ＋ｃｏｓ2 ＝１であるから）。移相器は加算
器４０も具えており、この加算器の第１入力端子は第１
乗算器２０の出力端子に接続され、第２入力端子は第２
乗算器３０の出力端子に接続されており、この加算器は
その第１及び第２入力端子にて受信された信号の和か
ら、出力端子Ｖout に移相された信号Ａ・Ｖ・ｃｏｓ
（ωｔ−Φ）を供給する。
に接続され、入力端子Ｖin＋π／２は第２乗算器３０の
入力端子に接続されている。第１乗算器２０の出力端子
は、その入力端子にて受信された信号Ｖin＝Ａ・ｃｏｓ
ωｔをＶ・ｃｏｓ（Φ）（ここに、Φは所望する移相量
であり、Ｖは一定値である）に相当するディジタル値Ｃ
で逓倍して得られる信号を供給する。第２乗算器３０の
出力端子は、信号Ｖin＋π／２をＶ・ｓｉｎ（Φ）に相
当するディジタル値Ｓで逓倍した信号を供給する。Ｃ及
びＳの値はＶ・ｃｏｓ（Φ）及びＶ・ｓｉｎ（Φ）にそ
れぞれ等しいから、これらを自乗した和は一定である
（ｓｉｎ2 ＋ｃｏｓ2 ＝１であるから）。移相器は加算
器４０も具えており、この加算器の第１入力端子は第１
乗算器２０の出力端子に接続され、第２入力端子は第２
乗算器３０の出力端子に接続されており、この加算器は
その第１及び第２入力端子にて受信された信号の和か
ら、出力端子Ｖout に移相された信号Ａ・Ｖ・ｃｏｓ
（ωｔ−Φ）を供給する。
【００１７】図３は図２の乗算器２０の構成を示すブロ
ック図であり、乗算器３０も同じように構成される。こ
こでは、制御ワードＣは例えば４ビットＳ０，Ｓ１，Ｓ
２，Ｓ３とする。この乗算器は次のような構成要素を具
えている。即ち、 −３ビットＳ１，Ｓ２，Ｓ３によって制御される３つの
スイッチから成る切替段２１； −各々が前記スイッチの１つに接続される３つの入力端
子と１つの出力端子とを有している加算器２２； −入力端子が加算器２２の出力端子に接続され、出力端
子が乗算器の出力端子Ｖmultを構成し、ビットＳ０の値
に応じて信号を反転したり、しなかったりする反転モジ
ュール２３； −乗算器を構成するアセンブリの入力端子に配置され、
各々が乗算器の入力信号Ｖinを受信し、各出力信号が切
替段２１の３つスイッチのうちの１つで制御される３個
の増幅器から成る増幅段２４。この増幅段のｉ番目の増
幅器（ｉ＝１〜３）の利得は、後続するスイッチを制御
するコードワードにおけるビットの重みに比例させる。
ック図であり、乗算器３０も同じように構成される。こ
こでは、制御ワードＣは例えば４ビットＳ０，Ｓ１，Ｓ
２，Ｓ３とする。この乗算器は次のような構成要素を具
えている。即ち、 −３ビットＳ１，Ｓ２，Ｓ３によって制御される３つの
スイッチから成る切替段２１； −各々が前記スイッチの１つに接続される３つの入力端
子と１つの出力端子とを有している加算器２２； −入力端子が加算器２２の出力端子に接続され、出力端
子が乗算器の出力端子Ｖmultを構成し、ビットＳ０の値
に応じて信号を反転したり、しなかったりする反転モジ
ュール２３； −乗算器を構成するアセンブリの入力端子に配置され、
各々が乗算器の入力信号Ｖinを受信し、各出力信号が切
替段２１の３つスイッチのうちの１つで制御される３個
の増幅器から成る増幅段２４。この増幅段のｉ番目の増
幅器（ｉ＝１〜３）の利得は、後続するスイッチを制御
するコードワードにおけるビットの重みに比例させる。
【００１８】図４の回路は図１の再同期化モジュール６
を実現するのに好適な簡単なフリップフロップを示す。
このようなフリップフロップでは状態の変化を予想する
ことができず、クロック信号“ｃｌｋ”のエッジがデー
タ信号“ｄａｔａ”のエッジとおおよそ一致となる場合
に、信号エッジが欠落することがある。図４のアセンブ
リはＤ形フリップフロップと同じ入力端子及び出力端
子、即ち図１の“ｄａｔａ”入力端子に相当する再同期
化データ入力端子“ｄａｔａ”と、図１の“ｃｌｋ”入
力端子に相当するクロック入力端子“ｃｌｋ”と、図１
の出力端子ＣＫＲＥＦＯに相当する出力端子ＣＫＲＥＦ
Ｏとを有している。これはＤ形の第１フリップフロップ
６３と、同じタイプの第２フリップフロップ６５とを具
えている。フリップフロップ６３のクロック入力端子は
インバータ６１での反転後にクロック信号“ｃｌｋ”を
受信する。フリップフロップ６５のクロック入力端子は
インバータ６２での第２反転後に同じクロック信号を受
信する。フリップフロップ６３の信号入力端子はデータ
入力端子“ｄａｔａ”に接続される。フリップフロップ
６５の出力端子は出力端子ＣＫＲＥＦＯに接続され、こ
のフリップフロップ６５の入力端子はマルチプレクサ６
４の出力端子に接続されている。マルチプレクサ６４
は、それが“ｄａｔａ”入力信号か、フリップフロップ
６３からの信号Ｑ１のいずれかを選択するようにディジ
タル制御入力ｄ−Ｐｈによって制御される。“ｄａｔ
ａ”信号は先ずクロックの立下がりエッジでフリップフ
ロップ６３にて同期がとられて信号Ｑ１を発生し、次い
でこの信号Ｑ１はクロックの立上がりエッジでフリップ
フロップ６５にて再同期がとられる。２つの信号“ｄａ
ｔａ”と“ｃｌｋ”が一致しない場合には、制御信号ｄ
−Ｐｈの特定の値でマルチプレクサ６４がフリップフロ
ップ６５によって再同期させる“ｄａｔａ”信号を選定
する。
を実現するのに好適な簡単なフリップフロップを示す。
このようなフリップフロップでは状態の変化を予想する
ことができず、クロック信号“ｃｌｋ”のエッジがデー
タ信号“ｄａｔａ”のエッジとおおよそ一致となる場合
に、信号エッジが欠落することがある。図４のアセンブ
リはＤ形フリップフロップと同じ入力端子及び出力端
子、即ち図１の“ｄａｔａ”入力端子に相当する再同期
化データ入力端子“ｄａｔａ”と、図１の“ｃｌｋ”入
力端子に相当するクロック入力端子“ｃｌｋ”と、図１
の出力端子ＣＫＲＥＦＯに相当する出力端子ＣＫＲＥＦ
Ｏとを有している。これはＤ形の第１フリップフロップ
６３と、同じタイプの第２フリップフロップ６５とを具
えている。フリップフロップ６３のクロック入力端子は
インバータ６１での反転後にクロック信号“ｃｌｋ”を
受信する。フリップフロップ６５のクロック入力端子は
インバータ６２での第２反転後に同じクロック信号を受
信する。フリップフロップ６３の信号入力端子はデータ
入力端子“ｄａｔａ”に接続される。フリップフロップ
６５の出力端子は出力端子ＣＫＲＥＦＯに接続され、こ
のフリップフロップ６５の入力端子はマルチプレクサ６
４の出力端子に接続されている。マルチプレクサ６４
は、それが“ｄａｔａ”入力信号か、フリップフロップ
６３からの信号Ｑ１のいずれかを選択するようにディジ
タル制御入力ｄ−Ｐｈによって制御される。“ｄａｔ
ａ”信号は先ずクロックの立下がりエッジでフリップフ
ロップ６３にて同期がとられて信号Ｑ１を発生し、次い
でこの信号Ｑ１はクロックの立上がりエッジでフリップ
フロップ６５にて再同期がとられる。２つの信号“ｄａ
ｔａ”と“ｃｌｋ”が一致しない場合には、制御信号ｄ
−Ｐｈの特定の値でマルチプレクサ６４がフリップフロ
ップ６５によって再同期させる“ｄａｔａ”信号を選定
する。
【図１】位相制御ループを有するアセンブリを具えてい
る本発明による集積回路を示すブロック図である。
る本発明による集積回路を示すブロック図である。
【図２】プログラム可能な移相器の例を示すブロック図
である。
である。
【図３】図２のプログラム可能移相器における乗算器の
例を示すブロック図である。
例を示すブロック図である。
【図４】再同期化モジュールの例を示すブロック図であ
る。
る。
１ 位相比較器 ２ 低域通過フィルタ ３ 発振器 ４ 分周器 ５ 移相器 ６ 再同期化モジュール ７ 位相制御ループ １０ 集積回路
Claims (7)
- 【請求項１】 特に、周波数が制御入力端子に供給され
る電圧によって制御可能な信号を供給する出力端子を有
している発振器と、入力端子が前記発振器の出力端子に
接続され、出力端子が前記入力端子に供給される信号の
周波数に対して分周された周波数の信号を供給する分周
器と、一方の入力端子が基準信号を受信し、他方の入力
端子が前記分周器の出力信号を受信する２つの入力端子
及び前記発振器の制御入力端子に接続された出力端子を
有している位相比較器とを具えている位相制御ループを
有するアセンブリを含む集積回路において、前記アセン
ブリがさらに、前記発振器の出力端子に接続された入力
端子及び該入力端子における信号に対して移相された信
号を供給する出力端子を有している移相器と、該移相器
の出力端子に接続されたクロック入力端子及び前記分周
器の出力端子に接続された信号入力端子を有している再
同期化モジュールとを具えていることを特徴とする位相
制御ループを具える集積回路。 - 【請求項２】 前記再同期化モジュールをＤ形フリップ
フロップとしたことを特徴とする請求項１に記載の集積
回路。 - 【請求項３】 前記再同期化モジュールが第１のＤ形フ
リップフロップと、これと同じタイプの第２のフリップ
フロップとを具え、前記第２フリップフロップのクロッ
ク入力端子が前記第１フリップフロップのクロック信号
と同じクロック信号をインバータでの反転後に受信し、
前記第１フリップフロップの信号入力端子が前記モジュ
ールの入力端子を構成し、前記第２フリップフロップの
出力端子が前記モジュールの出力端子を構成し、前記第
１フリップフロップの出力端子がマルチプレクサを介し
て前記第２フリップフロップのデータ入力端子に接続さ
れ、前記マルチプレクサがディジタル位相制御入力信号
によって制御されて、該マルチプレクサが前記第１フリ
ップフロップの信号入力端子に供給される入力信号か、
前記第１フリップフロップの出力端子からの信号のいず
れかを選択して、前記第２フリップフロップの入力端子
に供給するようにしたことを特徴とする請求項１に記載
の集積回路。 - 【請求項４】 前記移相器によって行われる移相量をプ
ログラム可能とし、該移相量の大きさが前記移相器の制
御入力端子に供給される制御信号によって制御されるよ
うにしたことを特徴とする請求項１に記載の集積回路。 - 【請求項５】 前記発振器が、主信号と、該主信号に対
してπ／２だけ移相された付加信号との２成分を有する
信号を供給する二重の出力端子を有し、且つ移相量がプ
ログラム可能である前記移相器が前記発振器の二重の出
力端子に接続された二重の入力端子を有していることを
特徴とする請求項４に記載の集積回路。 - 【請求項６】 前記プログラム可能な移相器が、それぞ
れ２つの入力端子と１つの出力端子とを有している第１
及び第２の乗算器と、前記第１乗算器の出力端子及び前
記第２乗算器の出力端子にそれぞれ接続された２つの入
力端子を有している加算器とを具え、前記２つの各乗算
器の第１入力端子が相俟って前記移相器の二重の入力端
子を構成し、前記各乗算器の各第２入力端子がディジタ
ル制御ワードを受信するようにし、これら２つのディジ
タル制御ワードの値を、これらの値をそれぞれ自乗した
和が一定となるような値とし、前記各乗算器には、該乗
算器の第１入力端子における信号に該乗算器の第２入力
端子に供給されるディジタル制御ワードの値を逓倍して
得られる信号を供給する手段を設けたことを特徴とする
請求項５に記載の集積回路。 - 【請求項７】 前記ディジタル制御ワードのフォーマッ
トをＮビットとし、前記各乗算器が、Ｎ−１ビットのう
ちの１つのビットで各々が制御されるＮ−１個のスイッ
チから成る切替段と、前記加算器の出力端子に接続さ
れ、且つ前記ビットの残余ビットによって制御される反
転モジュールと、入力端子に配置され、且つ前記各スイ
ッチの前に配置されるＮ−１個の増幅器とを具え、前記
各増幅器の利得が、対応するスイッチを制御する前記制
御ワードにおけるビットの重みに比例するようにしたこ
とを特徴とする請求項６に記載の集積回路。
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|---|---|---|---|
| FR9704000 | 1997-04-02 | ||
| FR9704000 | 1997-04-02 |
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|---|---|
| JPH10313245A true JPH10313245A (ja) | 1998-11-24 |
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| EP (1) | EP0869619B1 (ja) |
| JP (1) | JP4256491B2 (ja) |
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| WO2004034227A2 (en) * | 2002-10-11 | 2004-04-22 | Quicksilver Technology, Inc. | Reconfigurable bit-manipulation node |
| US8248105B2 (en) | 2010-02-16 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Smart edge detector |
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| JPH0396015A (ja) * | 1989-09-08 | 1991-04-22 | Oki Electric Ind Co Ltd | 高速デジタルｐｌｌ装置 |
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| US5452325A (en) * | 1993-07-12 | 1995-09-19 | Quantum Corp. | Averaging zero phase start for phase locked loops |
| US5565928A (en) * | 1994-06-10 | 1996-10-15 | Thomson Consumer Electronics, Inc. | Circuit for generating a scan at a multiple of a synchronizing signal |
| US5777498A (en) * | 1996-12-02 | 1998-07-07 | Sgs-Thomson Microelectronics, Inc. | Data compensation/resynchronization circuit for phase lock loops |
-
1998
- 1998-03-26 DE DE69835118T patent/DE69835118T2/de not_active Expired - Fee Related
- 1998-03-26 EP EP98200955A patent/EP0869619B1/fr not_active Expired - Lifetime
- 1998-03-30 JP JP08324598A patent/JP4256491B2/ja not_active Expired - Fee Related
- 1998-04-02 US US09/054,112 patent/US5949263A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| EP0869619A1 (fr) | 1998-10-07 |
| US5949263A (en) | 1999-09-07 |
| DE69835118T2 (de) | 2007-03-01 |
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