JPS61236361A - ３相ｐｌｌ回路 - Google Patents
３相ｐｌｌ回路Info
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- JPS61236361A JPS61236361A JP60074790A JP7479085A JPS61236361A JP S61236361 A JPS61236361 A JP S61236361A JP 60074790 A JP60074790 A JP 60074790A JP 7479085 A JP7479085 A JP 7479085A JP S61236361 A JPS61236361 A JP S61236361A
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- output signals
- signal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は３相ＰＬＬ回路に関する。
Ｂ０発明の概要
この発明は３相ＰＬＬ回路において、
３個の位相比較器の出力信号を各々ローパスフィルタを
介して位相差電圧信号に変換し、これら電圧信号を２個
のアンプで比較増幅して各々２個の電圧制御発振器に入
力させ、これら発振器の出力信号と入力信号とを位相比
較器で比較させたことにより、 １２０ ０位相差と２４０ の位相差の出力を同時に
得ることができるようにしたものである。
介して位相差電圧信号に変換し、これら電圧信号を２個
のアンプで比較増幅して各々２個の電圧制御発振器に入
力させ、これら発振器の出力信号と入力信号とを位相比
較器で比較させたことにより、 １２０ ０位相差と２４０ の位相差の出力を同時に
得ることができるようにしたものである。
Ｃ０従来の技術
ＰＬＬ回路は第【１＠に示すように、位相比較器１、ロ
ーパスフィルタ２．増幅器３および電圧制御発振器４（
以下ＶＣＯと称す）から構成される。
ーパスフィルタ２．増幅器３および電圧制御発振器４（
以下ＶＣＯと称す）から構成される。
位相比較器１は入力信号ｆ ｉｎ とＶＣｏ４の出力信
号ｆ ｏｎｔとの位相差を比較するものである。この位
相比較器１の位相差出力電圧は、ローパスフィルタ２で
平滑化され、増幅器３で増幅されてＶＣｏ４に入力され
る。この入力信号はＶＣｏ４の制卸電圧として働き、Ｖ
Ｃｏ４の出力信号ｆ ｏｎｔの周波数を入力信号ｆ ｉ
ｎの周波数に自動的に周波数制御するものである。
号ｆ ｏｎｔとの位相差を比較するものである。この位
相比較器１の位相差出力電圧は、ローパスフィルタ２で
平滑化され、増幅器３で増幅されてＶＣｏ４に入力され
る。この入力信号はＶＣｏ４の制卸電圧として働き、Ｖ
Ｃｏ４の出力信号ｆ ｏｎｔの周波数を入力信号ｆ ｉ
ｎの周波数に自動的に周波数制御するものである。
上記のように構成されたＰＬＬ回路では第１２図に示す
ように、入力信号電圧ｆｉｎ（図ａ）とＶＣｏ４の出力
電圧信号ｆ ｏｎｔ （図ｂ）が位相比較器１に与えら
れると、その出力には図Ｃのような誤差信号波形が出力
される。この信号はローパスフィルタ２により図ｄに示
す位相差信号に変換され、増幅器３で増＠（図ｅ）され
る。
ように、入力信号電圧ｆｉｎ（図ａ）とＶＣｏ４の出力
電圧信号ｆ ｏｎｔ （図ｂ）が位相比較器１に与えら
れると、その出力には図Ｃのような誤差信号波形が出力
される。この信号はローパスフィルタ２により図ｄに示
す位相差信号に変換され、増幅器３で増＠（図ｅ）され
る。
Ｄ０発明が解決しようとする問題点
このように従来のＰＬＬ回路では入力信号に対してＶＣ
ｏ ４の出力信号は９００位相差をもつ出力を送出する
。このため、従来のＰＬＬ回路では入力信号に対しては
９０以外の位相差をもった出力信号を得ることができな
かった。
ｏ ４の出力信号は９００位相差をもつ出力を送出する
。このため、従来のＰＬＬ回路では入力信号に対しては
９０以外の位相差をもった出力信号を得ることができな
かった。
Ｅ６問題点を屏決するための平段
第１発明は３個の位相比較器とローパスフィルタを設け
、これらローパスフィルタの出力ｔ−２個のアンプで比
較してそれぞれ各別に２個のｖＣＯに入力させ、ｖＣＯ
の両出力の位相比較１に前記１位相比較器のＩＩＩＩで
行い、他の位相比較器では入力信号ｆ１と各ｖＣＯの出
力信号’２ｓｆ５とを各別に比較するようにしたもので
ある。
、これらローパスフィルタの出力ｔ−２個のアンプで比
較してそれぞれ各別に２個のｖＣＯに入力させ、ｖＣＯ
の両出力の位相比較１に前記１位相比較器のＩＩＩＩで
行い、他の位相比較器では入力信号ｆ１と各ｖＣＯの出
力信号’２ｓｆ５とを各別に比較するようにしたもので
ある。
第２発明は前記出力信号ｆ２＊！５を整相器に入力させ
て整相させるようにしたものである。
て整相させるようにしたものである。
２０作 用
入力信号ｆ１と、出力信号’２＊ｆ５は位相比較器で比
較さｎ、これら比較器の出力にｆ２ ’１ｍｆ５−ｆ
２およびｆ５−ｆｌの出力信号を得る。
較さｎ、これら比較器の出力にｆ２ ’１ｍｆ５−ｆ
２およびｆ５−ｆｌの出力信号を得る。
これら出力信号はローパスフィルタ（入力され、出力圧
所定の位相差電圧信号ψ１２．ψ２５およびψ５１を得
る。これら電圧信号のうちψ２５を２個のアンプの一方
の入力に基準信号として与え、前記ψ１２．９５１ヲア
ンプの他方の入力に与えて増幅する。これらアンプの出
力ψ２５−ψ１２とψ５１−ψ１２の出力信号をｖＣＯ
に入力させ、その出力に１２０と２４０の位相差を持っ
た出力を送出する。
所定の位相差電圧信号ψ１２．ψ２５およびψ５１を得
る。これら電圧信号のうちψ２５を２個のアンプの一方
の入力に基準信号として与え、前記ψ１２．９５１ヲア
ンプの他方の入力に与えて増幅する。これらアンプの出
力ψ２５−ψ１２とψ５１−ψ１２の出力信号をｖＣＯ
に入力させ、その出力に１２０と２４０の位相差を持っ
た出力を送出する。
第２発明は上記のように得られた出力信号を整相ａＣ入
力させて出力に整相出力を得るようにしたものである。
力させて出力に整相出力を得るようにしたものである。
Ｇ、実施例
まず、この発明の原酒を第２図象〜ｄを参照して述べる
。第２＠ａにおいて、次式（１） 、 （２）式が成立
する入力信号ｆｘ を与えると、出力信号ｆ２゜ｆ５と
いう１２０ ずつ離れた３相交流を得ることができる
。
。第２＠ａにおいて、次式（１） 、 （２）式が成立
する入力信号ｆｘ を与えると、出力信号ｆ２゜ｆ５と
いう１２０ ずつ離れた３相交流を得ることができる
。
ｆ２中ｆ１＋（ψ２５−９１２）・Ｋ ・・・・・・・
・・（１）ｆ５中ｆ１＋（ψ３ｌ−９２３）・Ｋ・・・
・・・・・・（２）但し、ψ１２りψ２５−ψ５１はｆ
ｌ＋ｆ２ｅｆ３間の位相角、Ｋは定数である。
・・（１）ｆ５中ｆ１＋（ψ３ｌ−９２３）・Ｋ・・・
・・・・・・（２）但し、ψ１２りψ２５−ψ５１はｆ
ｌ＋ｆ２ｅｆ３間の位相角、Ｋは定数である。
いま、出力信号ｆ２が第２図すの破縦で示すｆ２１のよ
うＫずれたときの９１２を６０ とする。するとψ２
）−ψ１２−１８０ −６０ ＝ １２０ となり
、（１）式よシｆ２はｆｌ＋１２０にと増加する。する
とｆ２１は第２＠ａに示すようく時計方向に修正する力
が生じ、第２＠ａに示す電常状態に戻る。このとき、ψ
１２−ψ２５−ψ５ｔ＝ｘ１２０ となシ、（’１）
、 （２）式よシｆ２＝ｆｌ、ｆ５＝ｆとなる。
うＫずれたときの９１２を６０ とする。するとψ２
）−ψ１２−１８０ −６０ ＝ １２０ となり
、（１）式よシｆ２はｆｌ＋１２０にと増加する。する
とｆ２１は第２＠ａに示すようく時計方向に修正する力
が生じ、第２＠ａに示す電常状態に戻る。このとき、ψ
１２−ψ２５−ψ５ｔ＝ｘ１２０ となシ、（’１）
、 （２）式よシｆ２＝ｆｌ、ｆ５＝ｆとなる。
上記し念原理に基づいて得られた実施例を次に示す。
第１図はこの発明の第１実施例を示すブロック図で、図
において、ＰＣ１〜ＰＣ５は第１〜第３位相比較器で、
これら第１．第３位相比較器ＰＣＩ、ＰＯ２の第１人力
には入力信号ｆ１が供給され、それらの第２人力にはｖ
ｏｏｌとＶＣＯ２の出力信号ｆ２＋ｆ５が供給される。
において、ＰＣ１〜ＰＣ５は第１〜第３位相比較器で、
これら第１．第３位相比較器ＰＣＩ、ＰＯ２の第１人力
には入力信号ｆ１が供給され、それらの第２人力にはｖ
ｏｏｌとＶＣＯ２の出力信号ｆ２＋ｆ５が供給される。
また！＠２位相比較器ＰＣ２（７）第１１第２人力には
ｖｃｏｔとＶＣＯ２の出力信号ｆ２＋’３が供給さ几る
。各ＰＣ１〜ＰＣ５の出力信号ｆ２−ｆｌ 、ｆ３−ｆ
２ 、ｆ５−ｆｌはそれぞれ第１〜第３ローパスフィル
タＬＰＦＩ−、、ＬＰ１１に入力され、そのＬＰＦ１〜
ＬｐＦ３の出力に出力信号（位相差電！Ｅ）ψ１２．ψ
２５、ψ３１を得る。ＬＰＦ’ｌの出力信号は第１アン
プＯＰＩのマイナス入力端に供給され、ＬＰＦ２の出力
信号は第１アンプＯＰ１のプラス入力端と第２アンプＯ
Ｐ２のマイナス入力端に供給される。
ｖｃｏｔとＶＣＯ２の出力信号ｆ２＋’３が供給さ几る
。各ＰＣ１〜ＰＣ５の出力信号ｆ２−ｆｌ 、ｆ３−ｆ
２ 、ｆ５−ｆｌはそれぞれ第１〜第３ローパスフィル
タＬＰＦＩ−、、ＬＰ１１に入力され、そのＬＰＦ１〜
ＬｐＦ３の出力に出力信号（位相差電！Ｅ）ψ１２．ψ
２５、ψ３１を得る。ＬＰＦ’ｌの出力信号は第１アン
プＯＰＩのマイナス入力端に供給され、ＬＰＦ２の出力
信号は第１アンプＯＰ１のプラス入力端と第２アンプＯ
Ｐ２のマイナス入力端に供給される。
また、ＬＰ１１の出力信号は第２アンプＯＰ２のプラス
入力端に供給される。両アンプＯＰＩ、ＯＰ２の出力信
号ψ２５−ψ１２・ψ５１−ψ１２はｖＣｏｌとＶＣＯ
２にそれぞれ入力される。
入力端に供給される。両アンプＯＰＩ、ＯＰ２の出力信
号ψ２５−ψ１２・ψ５１−ψ１２はｖＣｏｌとＶＣＯ
２にそれぞれ入力される。
次に上記実施例の動作を述べる。
第３図は３相ＰＬＬ回路のタイムチャートで、入力信号
ｆ１に対し、第１．第２ＶＣＯＬ、ＶＣＯ２の出力信号
ｆ２・ｆ５がロックされるまでの各過程の電圧波形を示
す。すなわち、入力信号ｆ１（Ｗ；３図ａ）に対し、第
１ＶＣＯ１の出力信号ｆ２が第３図すのように位相が６
０ ．７０ ．８０ とずれた仮に入力信号ｆ１よシ
１２０ ｆｆＬｆｔ位置にぐる。すると第１アンプＯ
ＰＩの出力は零によりこの状態でロックされる。一方、
ｇ２ＶｃＯ２の出力信号ｆ５は入力信号ｆ１に対して３
００ ．３１０’・・・とずれた後に入力信号ｆ１より
２４０ 遅れた位置でロックされる。なお、図中第１
位相比較器ＰＣＩの出力信号ｆ２−ｆｌ、第１位相比較
＠ＰＣ２の出力信号ｆ３−ｆ２、第１位相比較器ＰＣ３
の出力信号ｆ３−ｆｌの各電圧信号は第３図（ｄ） 、
（ｅ）、（ｆ）に示す波形となる。また第１・第２・
第３ローパスフィルタ、ＬＰＦ １ 、ＬＰＦ ２ 、
ＬＰＦ３の各出力信号ψ１２・ψ２３・ψ３１は第３図
ｇ−ｈｍｉに示す出力変動となシ、ざらに第１アンプＯ
Ｐ１、第２７ンプＯＰ２の各出力信号ψ２５−ψ１２゜
ψ５１−ψ２３は第３図ｊ９ｋに示す出力変動となる０
いま、第１ ＶＣＯ１の出力信号ｆ２について注目する
と、第１アンプＯＰＩの出力信号は第３図ｊに示す如く
、負のレベルとなる。この負のレベルの出力信号ψ２３
−ψ１２は第１図に示す第１ ＶＣＯＬに入力されるの
で、この出力信号ｆ２の周波数は低下し、スカ信号ｆ１
よｊ５１２０ 位相がずれる。
ｆ１に対し、第１．第２ＶＣＯＬ、ＶＣＯ２の出力信号
ｆ２・ｆ５がロックされるまでの各過程の電圧波形を示
す。すなわち、入力信号ｆ１（Ｗ；３図ａ）に対し、第
１ＶＣＯ１の出力信号ｆ２が第３図すのように位相が６
０ ．７０ ．８０ とずれた仮に入力信号ｆ１よシ
１２０ ｆｆＬｆｔ位置にぐる。すると第１アンプＯ
ＰＩの出力は零によりこの状態でロックされる。一方、
ｇ２ＶｃＯ２の出力信号ｆ５は入力信号ｆ１に対して３
００ ．３１０’・・・とずれた後に入力信号ｆ１より
２４０ 遅れた位置でロックされる。なお、図中第１
位相比較器ＰＣＩの出力信号ｆ２−ｆｌ、第１位相比較
＠ＰＣ２の出力信号ｆ３−ｆ２、第１位相比較器ＰＣ３
の出力信号ｆ３−ｆｌの各電圧信号は第３図（ｄ） 、
（ｅ）、（ｆ）に示す波形となる。また第１・第２・
第３ローパスフィルタ、ＬＰＦ １ 、ＬＰＦ ２ 、
ＬＰＦ３の各出力信号ψ１２・ψ２３・ψ３１は第３図
ｇ−ｈｍｉに示す出力変動となシ、ざらに第１アンプＯ
Ｐ１、第２７ンプＯＰ２の各出力信号ψ２５−ψ１２゜
ψ５１−ψ２３は第３図ｊ９ｋに示す出力変動となる０
いま、第１ ＶＣＯ１の出力信号ｆ２について注目する
と、第１アンプＯＰＩの出力信号は第３図ｊに示す如く
、負のレベルとなる。この負のレベルの出力信号ψ２３
−ψ１２は第１図に示す第１ ＶＣＯＬに入力されるの
で、この出力信号ｆ２の周波数は低下し、スカ信号ｆ１
よｊ５１２０ 位相がずれる。
この時点で第１アンプＯＰＩの出力は零となシ、この状
態でロックされる。
態でロックされる。
同様に第２ＶＣＯ２の出力信号ｆ５については、第２ア
ンプＯＰ２の出力信号が第３図にのように、正レベルな
ので、第２図に示す第２ＶＣＯ２の出力信号ｆ２の周波
数は上昇し、入力信号ｆ１より２４０ おく几た位置
でロックされる。
ンプＯＰ２の出力信号が第３図にのように、正レベルな
ので、第２図に示す第２ＶＣＯ２の出力信号ｆ２の周波
数は上昇し、入力信号ｆ１より２４０ おく几た位置
でロックされる。
上記のように第２図に示した回路に入力信号ｆ１が入力
されると、３相交流となるための出力信号ｆ２・ｆ５を
発生させることができる。なお、第４図は第１ＶＣＯ１
の出力信号ｆ２と第１アンプＯＰＩの出力信号ψ２３−
９’１２との関係を位相差で示したものである。
されると、３相交流となるための出力信号ｆ２・ｆ５を
発生させることができる。なお、第４図は第１ＶＣＯ１
の出力信号ｆ２と第１アンプＯＰＩの出力信号ψ２３−
９’１２との関係を位相差で示したものである。
次に、この発明の第２実施例を説明する。
第１実施例の３相ＰＬＬ回路では、第５図に示すように
出力信号ｆ２ ＊ １５に正相領域と逆相領域が存在す
るので好ましくないことがある。例えば第６図に示すよ
うに逆相領域は安定度の悪い状態であり、通常はより安
定な正相状態になる。上記の状態の変化を示したのが第
７図である。ここでこの第７図に示すように、出力信号
ｆ２に注目すると、例えばａ時点では信号ｆ１に対し逆
相となっているが、ｂ時点で第１ＶＣＯ１の出力信号ｆ
２が変動すると位相が進み、Ｃ時点では正相となる。こ
のように逆相でも平衡しているが、多少でもＶＣＯが変
動すると直ちに正相に８なる。
出力信号ｆ２ ＊ １５に正相領域と逆相領域が存在す
るので好ましくないことがある。例えば第６図に示すよ
うに逆相領域は安定度の悪い状態であり、通常はより安
定な正相状態になる。上記の状態の変化を示したのが第
７図である。ここでこの第７図に示すように、出力信号
ｆ２に注目すると、例えばａ時点では信号ｆ１に対し逆
相となっているが、ｂ時点で第１ＶＣＯ１の出力信号ｆ
２が変動すると位相が進み、Ｃ時点では正相となる。こ
のように逆相でも平衡しているが、多少でもＶＣＯが変
動すると直ちに正相に８なる。
第２実施例は第１実施例で形成された３相ＰＬＬ回路の
出力信号を常に正相に保持させる３相ＰＬＬ回路の付加
整相回路である。第８図はその原理的構成を示すブロッ
ク図である。同図において、四は第１実施例の３相Ｐ
Ｌ Ｌ、加は整相回路である。位相比較器３１には３相
ＰＬＬの出力信号ｆ２とｆ５とが入力され、この何れの
信号の位相が進んでいるかを判別し、出力信号ｆ５が出
力信号ｆ２より位相が進んでいると判別されたときには
、マルチプレクサ諺に切替信号を送出する。マルチプレ
クサ３２は上記切替信号によって、出力信号ｆ２ｓ’ｌ
を切替え、その出力に整相出力信号ｆ５２゜ｆ３３を送
出する。
出力信号を常に正相に保持させる３相ＰＬＬ回路の付加
整相回路である。第８図はその原理的構成を示すブロッ
ク図である。同図において、四は第１実施例の３相Ｐ
Ｌ Ｌ、加は整相回路である。位相比較器３１には３相
ＰＬＬの出力信号ｆ２とｆ５とが入力され、この何れの
信号の位相が進んでいるかを判別し、出力信号ｆ５が出
力信号ｆ２より位相が進んでいると判別されたときには
、マルチプレクサ諺に切替信号を送出する。マルチプレ
クサ３２は上記切替信号によって、出力信号ｆ２ｓ’ｌ
を切替え、その出力に整相出力信号ｆ５２゜ｆ３３を送
出する。
第９図は３相整相器の具体的回路の１伺を示す。
同図において、位相比較器３１は３個のフリップフロッ
プＦ Ｆ ３１ ａ 〜Ｆ Ｆ ３１ ｃとアンド回路
ＡＮＤ３１ａ９３１ｆから構成され、出力信号ｆ２はＦ
Ｆ ３１ ａのセット端子ＳとＦ Ｆ ３１ ｂのク
ロック端子ＣＬＫに供給される。また出力信号ｆ５はＦ
Ｆ ３１ ａのクロック端子ＣＬＫとＦＦ３１ｂのセ
ット端子Ｓに供給される。Ｆ Ｆ ３１ ａの出力Ｑ信
号はＦ’Ｆ’３１Ｃのセット端子ＳＥＴに、ＦＦ’３１
ｂの出力Ｑ信号はＦ’Ｆ３１Ｃのクリア端子ＣＬＨにそ
れぞれ与えられる。上記ＦＦ３１ｃの出力Ｑ（１１１号
とＦ Ｆ ３１ ｂの出力Ｑ信号とはアンド回路Ａ Ｎ
Ｄ ３１ ａに、上記ｒｒａｉａの出力アンド回路菊
および４１の各出力信号を入力するオア回路４２から成
ろマルチプレクサＭＵＸ３２ａと、アンド回路４３およ
び祠の各出力信号を入力するオア回路６からなるマルチ
プレクサＭ Ｕ Ｘ ３２ ｂとから構成される。アン
ド回路４０ 、４３の入力端子に、ディレィ回路３４ｂ
ｉ介して出力信号ｆ２が入力され、またアンド回路４１
、４４の第１入力端子にはディレィ回路３４ｃを介し
て出力信号ｆ５が入力される。位相比ＩＲ器３１のアン
ド回路３１ ａおよび３１ ｂの各出力信号は夫々アン
ド回路４１．４３の第２入力端子およびアンド回路栃、
４４の第２入力端子に与えられる０さらに出力信号ｆ１
はディレィ回路３４ａを介して出力信号ｆ５１となシ、
オア回路４２ 、４５の各出力信号は’５２ ｍ ｆ５
５となる。上記ディレィ回路３４ａ 、 ３４ｂ 、
３４ｃはクロックの切替えが生じたとき、マルチプレク
サが動作するまでには時間がかかる丸め、クロックを遅
らせ先に切替えを終らせるためのものである。このディ
レィ回路３４ａ。
プＦ Ｆ ３１ ａ 〜Ｆ Ｆ ３１ ｃとアンド回路
ＡＮＤ３１ａ９３１ｆから構成され、出力信号ｆ２はＦ
Ｆ ３１ ａのセット端子ＳとＦ Ｆ ３１ ｂのク
ロック端子ＣＬＫに供給される。また出力信号ｆ５はＦ
Ｆ ３１ ａのクロック端子ＣＬＫとＦＦ３１ｂのセ
ット端子Ｓに供給される。Ｆ Ｆ ３１ ａの出力Ｑ信
号はＦ’Ｆ’３１Ｃのセット端子ＳＥＴに、ＦＦ’３１
ｂの出力Ｑ信号はＦ’Ｆ３１Ｃのクリア端子ＣＬＨにそ
れぞれ与えられる。上記ＦＦ３１ｃの出力Ｑ（１１１号
とＦ Ｆ ３１ ｂの出力Ｑ信号とはアンド回路Ａ Ｎ
Ｄ ３１ ａに、上記ｒｒａｉａの出力アンド回路菊
および４１の各出力信号を入力するオア回路４２から成
ろマルチプレクサＭＵＸ３２ａと、アンド回路４３およ
び祠の各出力信号を入力するオア回路６からなるマルチ
プレクサＭ Ｕ Ｘ ３２ ｂとから構成される。アン
ド回路４０ 、４３の入力端子に、ディレィ回路３４ｂ
ｉ介して出力信号ｆ２が入力され、またアンド回路４１
、４４の第１入力端子にはディレィ回路３４ｃを介し
て出力信号ｆ５が入力される。位相比ＩＲ器３１のアン
ド回路３１ ａおよび３１ ｂの各出力信号は夫々アン
ド回路４１．４３の第２入力端子およびアンド回路栃、
４４の第２入力端子に与えられる０さらに出力信号ｆ１
はディレィ回路３４ａを介して出力信号ｆ５１となシ、
オア回路４２ 、４５の各出力信号は’５２ ｍ ｆ５
５となる。上記ディレィ回路３４ａ 、 ３４ｂ 、
３４ｃはクロックの切替えが生じたとき、マルチプレク
サが動作するまでには時間がかかる丸め、クロックを遅
らせ先に切替えを終らせるためのものである。このディ
レィ回路３４ａ。
３４ｂ、３４ｃ＋寥諌曖肩簾ヂメ切替時に生じるスノく
イクノイズを除去するためである。
イクノイズを除去するためである。
第１０図は第２実施例のタイムチャートで、このタイム
チャートは３相ＰＬＬ回路四の出力信号ｆ２が出力信号
ｆ５よシ遅れている場合でも、進んでいる場合でも、位
相整相器艶により出力信号ｆ５２、ｆ５３が逆転するこ
とはなくなる。
チャートは３相ＰＬＬ回路四の出力信号ｆ２が出力信号
ｆ５よシ遅れている場合でも、進んでいる場合でも、位
相整相器艶により出力信号ｆ５２、ｆ５３が逆転するこ
とはなくなる。
Ｈ０発明の効果
以上述べたように、この発明によれば１２０ と２４
０°との位相差を同時に得ることができる。
０°との位相差を同時に得ることができる。
第１図はこの発明の第１実施例の構成を示すブロック図
、第２図はこの発明の原理を述べる説明図、第３＠は３
相ＰＬＬのタイムチャート、第４図は入力信号ｆ１と、
第１ＶＣＯＩの出力信号ｆ２と、第１アンプ出力信号ψ
２３−ψ１２との関係を位相差で示す説明図、第５図は
３相ＰＬＬ信号の正相と逆相との対比用タイムチャート
、第６図は３相ＰＬＬ回路の正相と逆相との関係を示す
特性図、第７囚は３相ＰＬＬ回路の逆相から正相へ復帰
する場合の各過程のタイムチャート、第８図はこの発明
の第２実施例を示す構成図、第９ｒＩＡは第８図の具体
的な構成を示すブロック図、第１θ図は３相整相器のタ
イムチャート、第１１図は従来のＰＬＬ回路構成のブロ
ック図、第１２図は従来のＰＬ、Ｌ回路の各過程のタイ
ムチャートである。 ｆｌ・・・入力信号、ｆ２・ｆ５・・・出力信号、Ｐｃ
ｔ、ＰＯ２，ＰＯ２・・・第１．第２．第３位相比ＩＲ
器、ＬＰＦＩ、ＬＰ１１．ＬＰＩ；”５ ・・・第１
．第２．第３ローパスフィルタ、ＯＰ １ 、 ＯＰ
２・・・第１．第２アンプ、ＶＣＯＬ 、 ＶＣＯ２・
・・第１．第２電圧制御発振器、四・・・３相ＰＬＬ回
路、（資）・・・整相回路、３１・・・位相地絞器、３
２−−−−Ｆ ルチプレクサ、Ｆ Ｆ３１ａ 、 Ｆ
Ｆ３１ｂ 、 Ｆ Ｆ３１ｃ −・・フリップ・フロッ
プ、ＡＮＤ３１ａ 、 ＡＮＤ３１ｂ・・・アンド回路
、ＭＵＸ３２ａ 、 Ｍ［ＪＸ３２ｂ −・−ｒ ル
チプレクサ、３４ ａ 、 ３４ ｂ 、 ３４ ｃ
”−ディレィ回路。 第１図 第６図 第８図 第９図 第１１図 第１２図
、第２図はこの発明の原理を述べる説明図、第３＠は３
相ＰＬＬのタイムチャート、第４図は入力信号ｆ１と、
第１ＶＣＯＩの出力信号ｆ２と、第１アンプ出力信号ψ
２３−ψ１２との関係を位相差で示す説明図、第５図は
３相ＰＬＬ信号の正相と逆相との対比用タイムチャート
、第６図は３相ＰＬＬ回路の正相と逆相との関係を示す
特性図、第７囚は３相ＰＬＬ回路の逆相から正相へ復帰
する場合の各過程のタイムチャート、第８図はこの発明
の第２実施例を示す構成図、第９ｒＩＡは第８図の具体
的な構成を示すブロック図、第１θ図は３相整相器のタ
イムチャート、第１１図は従来のＰＬＬ回路構成のブロ
ック図、第１２図は従来のＰＬ、Ｌ回路の各過程のタイ
ムチャートである。 ｆｌ・・・入力信号、ｆ２・ｆ５・・・出力信号、Ｐｃ
ｔ、ＰＯ２，ＰＯ２・・・第１．第２．第３位相比ＩＲ
器、ＬＰＦＩ、ＬＰ１１．ＬＰＩ；”５ ・・・第１
．第２．第３ローパスフィルタ、ＯＰ １ 、 ＯＰ
２・・・第１．第２アンプ、ＶＣＯＬ 、 ＶＣＯ２・
・・第１．第２電圧制御発振器、四・・・３相ＰＬＬ回
路、（資）・・・整相回路、３１・・・位相地絞器、３
２−−−−Ｆ ルチプレクサ、Ｆ Ｆ３１ａ 、 Ｆ
Ｆ３１ｂ 、 Ｆ Ｆ３１ｃ −・・フリップ・フロッ
プ、ＡＮＤ３１ａ 、 ＡＮＤ３１ｂ・・・アンド回路
、ＭＵＸ３２ａ 、 Ｍ［ＪＸ３２ｂ −・−ｒ ル
チプレクサ、３４ ａ 、 ３４ ｂ 、 ３４ ｃ
”−ディレィ回路。 第１図 第６図 第８図 第９図 第１１図 第１２図
Claims (2)
- （１）第１、第２および第３位相比較器と、これら位相
比較器に対応して設けられ、これら比較器の出力信号を
各別に位相差電圧信号に変換する第１、第２および第３
ローパスフィルタと、これらローパスフィルタのうちの
出力信号の１つを基準信号として入力され、他の２つの
出力信号が各別に入力される第１、第２アンプと、これ
らアンプの出力信号が各別に入力され、その信号により
制御される発振出力信号を送出する第１、第２電圧制御
発振器とを備え、前記第１、第３位相比較器に入力信号
（ｆ＿１）と第１、第２電圧制御発振器の発振出力信号
（ｆ＿２）、（ｆ＿３）とを各別に与え、かつ第２位相
比較器には第１、第２電圧制御発振器の発振出力信号（
ｆ＿２）、（ｆ＿３）を与えるようにしたことを特徴と
する３相ＰＬＬ回路。 - （２）第１、第２および第３位相比較器と、これら位相
比較器に対応して設けられ、これら比較器の出力信号を
各別に位相差電圧信号に変換する第１、第２および第３
ローパスフィルタと、これらローパスフィルタのうちの
出力信号の１つを基準信号として入力され、他の２つの
出力信号が各別に入力される第１、第２アンプと、これ
らアンプの出力信号が各別に入力され、その信号により
制御される発振出力信号を送出する第１、第２電圧制御
発振器とを備え、前記第１、第３位相比較器に入力信号
（ｆ＿Ｉ）と第１、第２電圧制御発振器の発振出力信号
（ｆ＿２）、（ｆ＿３）とを各別に与え、かつ第２位相
比較器には第１、第２電圧制御発振器の発振出力信号（
ｆ＿２）、（ｆ＿３）を与え前記発振出力信号（ｆ＿２
）と（ｆ＿３）の位相を比較する第４位相比較器と、前
記発振出力信号（ｆ＿２）と（ｆ＿３）が与えられるマ
ルチプレクサとを設け、第４位相比較器の出力によりマ
ルチプレクサを切替制御して出力信号（ｆ＿２）、（ｆ
＿３）が逆相にならないようにしたことを特徴とする３
相ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074790A JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074790A JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61236361A true JPS61236361A (ja) | 1986-10-21 |
| JPH0754903B2 JPH0754903B2 (ja) | 1995-06-07 |
Family
ID=13557438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074790A Expired - Lifetime JPH0754903B2 (ja) | 1985-04-09 | 1985-04-09 | ３相ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754903B2 (ja) |
-
1985
- 1985-04-09 JP JP60074790A patent/JPH0754903B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0754903B2 (ja) | 1995-06-07 |
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