JPH01165226A - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPH01165226A JPH01165226A JP62322935A JP32293587A JPH01165226A JP H01165226 A JPH01165226 A JP H01165226A JP 62322935 A JP62322935 A JP 62322935A JP 32293587 A JP32293587 A JP 32293587A JP H01165226 A JPH01165226 A JP H01165226A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- voltage
- output
- controlled oscillator
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010363 phase shift Effects 0.000 claims description 14
- 230000010355 oscillation Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信装置等において、主に周波数変換等の目
的で設置される位相同期発振器に関し、特に入力信号と
出力信号の位相関係を一定に保つ位相同期発振器に関す
るものである。
的で設置される位相同期発振器に関し、特に入力信号と
出力信号の位相関係を一定に保つ位相同期発振器に関す
るものである。
従来の位相同期発振器の一例を第３図に示し説明する。
第３図に示すように、位相同期発振器は、位相比較回路
１０と、電圧制御発振器４０とから成っている。
１０と、電圧制御発振器４０とから成っている。
入力端子１００に加えられた入力信号と出力端子２００
に出力される出力信号は位相比較回路１ｏに導かれてい
る。位相比較回路１０は両信号の位相を比較し、その位
相差に応じて、例えば第４図に示す位相比較特性に従っ
た電圧を発生する。
に出力される出力信号は位相比較回路１ｏに導かれてい
る。位相比較回路１０は両信号の位相を比較し、その位
相差に応じて、例えば第４図に示す位相比較特性に従っ
た電圧を発生する。
この位相比較回路１０の出力電圧は電圧制御発振器４０
の制御電圧として加えられている。電圧制御発振器４０
は、加えられる制御電圧に応じて発振周波数が変化する
発振器であり、この電圧制御発振器４０の出力が出力信
号として出力端子２００に送出される。
の制御電圧として加えられている。電圧制御発振器４０
は、加えられる制御電圧に応じて発振周波数が変化する
発振器であり、この電圧制御発振器４０の出力が出力信
号として出力端子２００に送出される。
このような従来の位相同期発振器において、電圧制御発
振器４０の出力周波数が入力信号の周波数より低下する
と、位相比較回路１０に加えられる出力信号の位相は入
力信号位相に比して遅れることになる。このため、位相
比較回路ＩＯは出力信号位相の遅れ量に比例してより高
い制御電圧を発生し、電圧制御発振器４０に与える。こ
の結果、電圧制御発振器４０の出力周波数は上昇する。
振器４０の出力周波数が入力信号の周波数より低下する
と、位相比較回路１０に加えられる出力信号の位相は入
力信号位相に比して遅れることになる。このため、位相
比較回路ＩＯは出力信号位相の遅れ量に比例してより高
い制御電圧を発生し、電圧制御発振器４０に与える。こ
の結果、電圧制御発振器４０の出力周波数は上昇する。
同様に、出力周波数が入力信号より高くなった場合は、
入力信号に対する出力信号の位相が進み、この結果、位
相比較回路１０の出力電圧が低下し、電圧制御発振器４
０の発振周波数は低下する。従って、電圧制御発振器４
０の出力周波数は最終的に常に入力信号の周波数と等し
くなり位相同期した出力信号が得られる。
入力信号に対する出力信号の位相が進み、この結果、位
相比較回路１０の出力電圧が低下し、電圧制御発振器４
０の発振周波数は低下する。従って、電圧制御発振器４
０の出力周波数は最終的に常に入力信号の周波数と等し
くなり位相同期した出力信号が得られる。
しかしながら、第３図に示した構成によるものにあって
は、使用する電圧制御発振器の個別特性等によって入力
信号と出力信号との位相関係を正確に定めることができ
ないという難点がある。
は、使用する電圧制御発振器の個別特性等によって入力
信号と出力信号との位相関係を正確に定めることができ
ないという難点がある。
すなわち、まず、上記の説明から明らかなように、従来
の位相同期発振器では、入力信号と出力信号の間に入力
信号周波数と電圧制御発振器４０の自走発振周波数の差
に相当する定常位相差が発生している。
の位相同期発振器では、入力信号と出力信号の間に入力
信号周波数と電圧制御発振器４０の自走発振周波数の差
に相当する定常位相差が発生している。
従って、上述した従来の位相同期発振器では、電圧制御
発振器４０の自走発振周波数が入力信号周波数と異なる
場合は入出力信号間に両信号の周波数差に相当する定常
位相誤差が生じ、制御電圧を変化させて位相同期を確立
するので電圧制御発振器４０の自走発振周波数が変化す
ると入出力信号間の位相も変化する。
発振器４０の自走発振周波数が入力信号周波数と異なる
場合は入出力信号間に両信号の周波数差に相当する定常
位相誤差が生じ、制御電圧を変化させて位相同期を確立
するので電圧制御発振器４０の自走発振周波数が変化す
ると入出力信号間の位相も変化する。
一方、一般に複数の、すなわち個々の電圧制御発振器の
自走周波数は各々異なり、制御電圧に対する出力周波数
の変化量も各々異なる。さらに、１つの電圧制御発振器
について見ても、その自走周波数は温度変動電源変動お
よび経時変化等により製造後にも変化する。
自走周波数は各々異なり、制御電圧に対する出力周波数
の変化量も各々異なる。さらに、１つの電圧制御発振器
について見ても、その自走周波数は温度変動電源変動お
よび経時変化等により製造後にも変化する。
この結果、従来の位相同期発振器では、入力信号と出力
信号の位相関係を厳密に定めることができないという欠
点を有していた。
信号の位相関係を厳密に定めることができないという欠
点を有していた。
本発明の目的は、簡単な構成により入力信号と出力信号
の位相を電圧制御発振器の個別特性等によらず一定に保
つ位相同期発振器を提供することにある。
の位相を電圧制御発振器の個別特性等によらず一定に保
つ位相同期発振器を提供することにある。
本発明の位相同期発振器は、
制御電圧に応じて発振周波数が変化する電圧制御発振器
と、 入力信号と前記電圧制御発振器の出力信号の位相を比較
し、両信号の位相差に比例した電圧を発生する第１の位
相比較回路と、 入力信号を１／２周期分移和する移相回路と、この移相
回路の出力信号と前記電圧制御発振器の出力信号の位相
を比較し、両信号の位相差に比例した電圧を発生する第
２の位相比較回路と、前記第１の位相比較回路の出力電
圧と第２の位相比較回路の出力電圧を加算する電圧加算
回路と、この電圧加算回路の出力信号に含まれる高周波
成分を抑圧し、前記電圧制御発振器に制御電圧を与える
低域ろ波器とを有することを特徴としている。
と、 入力信号と前記電圧制御発振器の出力信号の位相を比較
し、両信号の位相差に比例した電圧を発生する第１の位
相比較回路と、 入力信号を１／２周期分移和する移相回路と、この移相
回路の出力信号と前記電圧制御発振器の出力信号の位相
を比較し、両信号の位相差に比例した電圧を発生する第
２の位相比較回路と、前記第１の位相比較回路の出力電
圧と第２の位相比較回路の出力電圧を加算する電圧加算
回路と、この電圧加算回路の出力信号に含まれる高周波
成分を抑圧し、前記電圧制御発振器に制御電圧を与える
低域ろ波器とを有することを特徴としている。
次に、本発明について図面を参照して説明する。
第１回は本発明の一実施例の位相同期発振器の構成を示
すブロック図であり、また、第２図はその位相同期発振
器の位相比較特性の説明に供する説明図であって、具体
的には第２図（ａ）、 （ｂ）及び（ｃ）は位相同期
発振器内における第１及び第２の２つの位相比較回路の
位相比較特性及びこれら両者を合成した位相比較特性を
示している。
すブロック図であり、また、第２図はその位相同期発振
器の位相比較特性の説明に供する説明図であって、具体
的には第２図（ａ）、 （ｂ）及び（ｃ）は位相同期
発振器内における第１及び第２の２つの位相比較回路の
位相比較特性及びこれら両者を合成した位相比較特性を
示している。
なお、第１図の位相同期発振器の各構成部分のうち、第
３図に示した従来の位相同期発振器と同一符号を付した
ものは同等の機能を有している。
３図に示した従来の位相同期発振器と同一符号を付した
ものは同等の機能を有している。
第１図に示すように、本発明に従う位相同期発振器は、
位相比較回路１０と電圧制御発振器４０の他、移相回路
５０、位相比較回路１１、電圧加算回路２０及び低域ろ
波器３０を備えている。
位相比較回路１０と電圧制御発振器４０の他、移相回路
５０、位相比較回路１１、電圧加算回路２０及び低域ろ
波器３０を備えている。
入力信号が供給される入力端子１００には、位相比較回
路１０の一方の入力端が接続されると共に、移相回路５
０が接続されており、また移相回路５０には位相比較回
路１１の一方の入力端が接続されている。各位相比較回
路１０．１１の他方の入力端には、電圧制御発振器４０
から出力端子２００へ与えられる出力信号がそれぞれ供
給されるようになっており、また、各位相比較回路１０
．１１の出力が電圧加算器２０に与えられるようになっ
ている。そして、この電圧加算回路２０と電圧制御発振
器４０との間に低域ろ波器３０が挿入されている。
路１０の一方の入力端が接続されると共に、移相回路５
０が接続されており、また移相回路５０には位相比較回
路１１の一方の入力端が接続されている。各位相比較回
路１０．１１の他方の入力端には、電圧制御発振器４０
から出力端子２００へ与えられる出力信号がそれぞれ供
給されるようになっており、また、各位相比較回路１０
．１１の出力が電圧加算器２０に与えられるようになっ
ている。そして、この電圧加算回路２０と電圧制御発振
器４０との間に低域ろ波器３０が挿入されている。
位相比較回路１０は、第１の位相比較回路であり、入力
端子１００より与えられる入力信号と出力端子２００に
出力される出力信号、すなわち電圧制御発振器４０の出
力信号の位相を比較し、両者の位相差に応じて第２図（
ａ）の特性に従って電圧を発生する。
端子１００より与えられる入力信号と出力端子２００に
出力される出力信号、すなわち電圧制御発振器４０の出
力信号の位相を比較し、両者の位相差に応じて第２図（
ａ）の特性に従って電圧を発生する。
移相回路５０は、入力端子１００に与えられた信号を１
／２周期分、即ち、πラジアンだけ移相する機能を有し
、特に入力記号のデユーティ−が５０％であればこれは
筒車なインバータ回路により実現される。
／２周期分、即ち、πラジアンだけ移相する機能を有し
、特に入力記号のデユーティ−が５０％であればこれは
筒車なインバータ回路により実現される。
位相比較回路１１は、第２の位相比較回路であって、こ
れは前記の移相回路５０の出力信号と出力端子２００に
出力される信号、すなわち電圧制御発振器４０の出力信
号の位相を比較し、両者の位相差に応じて、第２図（ｂ
）に示す位相比較特性に従った電圧を発生する。
れは前記の移相回路５０の出力信号と出力端子２００に
出力される信号、すなわち電圧制御発振器４０の出力信
号の位相を比較し、両者の位相差に応じて、第２図（ｂ
）に示す位相比較特性に従った電圧を発生する。
電圧加算回路２０は、前述の第１の位相比較回路ＩＯの
出力電圧と第２の位相比較回路１１の出力電圧を加算す
る。この結果、この電圧加算回路２ｏの出力は入力信号
と出力信号の位相差に応じて第２図（ｃ）に示す如き特
性に従って電圧を発生する。
出力電圧と第２の位相比較回路１１の出力電圧を加算す
る。この結果、この電圧加算回路２ｏの出力は入力信号
と出力信号の位相差に応じて第２図（ｃ）に示す如き特
性に従って電圧を発生する。
ここに、第２図（ｃ）に示す特性は、第２図（ａ）及び
第２図（ｂ）の両者を合成したものとなっており、電圧
加算回路２ｏはこれに従った電圧を発生する。
第２図（ｂ）の両者を合成したものとなっており、電圧
加算回路２ｏはこれに従った電圧を発生する。
低域ろ波器３０は、電圧加算回路２ｏの出力信号に含ま
れる不要な高周波成分を抑圧する。電圧制御発振器４０
は、低域ろ波器からの制御電圧がΔＶだけ変化した場合
に、その出力周波数がΔｆだけ変化するものとする。
れる不要な高周波成分を抑圧する。電圧制御発振器４０
は、低域ろ波器からの制御電圧がΔＶだけ変化した場合
に、その出力周波数がΔｆだけ変化するものとする。
このように、第１図の位相同期発振器は、制御電圧に応
じて発振周波数が変化する電圧制御発振器４０と、入力
信号と電圧制御発振器４０の出力信号の位相を比較し、
両信号の位相差に比例した電圧を発生する第１の位相比
較回路１０と、入力信号を１７２周期分だけ移相する移
相回路５０と、この移相回路５０の出力信号と電圧制御
発振器４０の出力信号の位相を比較し、両信号の位相差
に比例した電圧を発生する第２の位相比較回路１１と、
第１の位相比較回路１０の出力電圧と第２の位相比較回
路１１の出力電圧を加算する電圧加算回路２０と、この
電圧加算回路２０の出力信号に含まれる不要な高周波成
分を抑圧し、電圧制御発振器４０に制御電圧を与える低
域ろ波器３０を有している。
じて発振周波数が変化する電圧制御発振器４０と、入力
信号と電圧制御発振器４０の出力信号の位相を比較し、
両信号の位相差に比例した電圧を発生する第１の位相比
較回路１０と、入力信号を１７２周期分だけ移相する移
相回路５０と、この移相回路５０の出力信号と電圧制御
発振器４０の出力信号の位相を比較し、両信号の位相差
に比例した電圧を発生する第２の位相比較回路１１と、
第１の位相比較回路１０の出力電圧と第２の位相比較回
路１１の出力電圧を加算する電圧加算回路２０と、この
電圧加算回路２０の出力信号に含まれる不要な高周波成
分を抑圧し、電圧制御発振器４０に制御電圧を与える低
域ろ波器３０を有している。
以上の構成を有する位相同期発振器では、既述した如く
、入出力信号の位相差に対する制御電圧特性が第２図（
ｃ）に示すように２つの変曲点Ｐ＋、Ｐｚを有するＳ字
状となる。
、入出力信号の位相差に対する制御電圧特性が第２図（
ｃ）に示すように２つの変曲点Ｐ＋、Ｐｚを有するＳ字
状となる。
いま、電圧制御発振器４０の出力周波数が入力周波数に
比しΔｆだけ低い場合を考える。この時、電圧制御発振
器４０の出力周波数を入力周波数と等しくするためには
制御電圧をΔ■だけ高める必要がある。
比しΔｆだけ低い場合を考える。この時、電圧制御発振
器４０の出力周波数を入力周波数と等しくするためには
制御電圧をΔ■だけ高める必要がある。
しかして、本発明に従う位相同期発振器では、制御電圧
特性が第２図（Ｃ）に示したような特性を呈するものと
なっているので、従来のものと異なり、入力信号に対す
る出力信号の位相がわずかでも遅れれば、制御電圧は２
１以上となる。ここで、Δ■と２８間に、 Ｐｌ〉Δ■ ・・・・・ （１） なる関係が成立するよう、２つの位相比較回路１０゜１
１および電圧加算回路２０を構成すれば、八ｆの周波数
低下に対して同期に要する制御電圧（Δ■）以上の制御
電圧、すなわちＰ＋ （Ｐ、＞ΔＶ）なる電圧が電圧制
御発振器４０に加えられる。
特性が第２図（Ｃ）に示したような特性を呈するものと
なっているので、従来のものと異なり、入力信号に対す
る出力信号の位相がわずかでも遅れれば、制御電圧は２
１以上となる。ここで、Δ■と２８間に、 Ｐｌ〉Δ■ ・・・・・ （１） なる関係が成立するよう、２つの位相比較回路１０゜１
１および電圧加算回路２０を構成すれば、八ｆの周波数
低下に対して同期に要する制御電圧（Δ■）以上の制御
電圧、すなわちＰ＋ （Ｐ、＞ΔＶ）なる電圧が電圧制
御発振器４０に加えられる。
この結果、電圧制御発振器４０の出力周波数は入力周波
数以上となり、出力信号位相は入力信号に対して進むこ
とになる。このようにして出力信号の位相がわずかでも
入力信号よりも進み位相となると、前述と同様にして、
今度は制御電圧はＰ２以下となり、電圧制御発振器４０
の出力周波数を低下させ、出力信号位相を遅らせる。こ
の結果、出力信号位相が入力信号に比して遅れれば、再
び前述と同様にして電圧加算回路２０からＰ＋なる電圧
が出力される。このように、この位相同期発振器では、
電圧加算回路２０からＰｌまたはＰ２の２つの電圧が交
互に出力されることになる。
数以上となり、出力信号位相は入力信号に対して進むこ
とになる。このようにして出力信号の位相がわずかでも
入力信号よりも進み位相となると、前述と同様にして、
今度は制御電圧はＰ２以下となり、電圧制御発振器４０
の出力周波数を低下させ、出力信号位相を遅らせる。こ
の結果、出力信号位相が入力信号に比して遅れれば、再
び前述と同様にして電圧加算回路２０からＰ＋なる電圧
が出力される。このように、この位相同期発振器では、
電圧加算回路２０からＰｌまたはＰ２の２つの電圧が交
互に出力されることになる。
ここで、ＰｌおよびＰ２を電圧制御発振器４０の安定度
によって生じる周波数変動を補正するのに必要な制御電
圧以上とすれば、上記の説明から明らかのように、出力
信号の位相は常に入力信号位相と等しくなり、定常位相
誤差を生じない。なお、前述のように電圧加算回路２０
の出力電圧は通常Ｐ。
によって生じる周波数変動を補正するのに必要な制御電
圧以上とすれば、上記の説明から明らかのように、出力
信号の位相は常に入力信号位相と等しくなり、定常位相
誤差を生じない。なお、前述のように電圧加算回路２０
の出力電圧は通常Ｐ。
またはＰ２のいずれかであるが、電圧制御発振器４０に
対しては低域ろ波器３０を介して加えられるため平滑化
されており、これにより不要なジッタ等は十分抑圧する
ことができる。
対しては低域ろ波器３０を介して加えられるため平滑化
されており、これにより不要なジッタ等は十分抑圧する
ことができる。
以上説明したように本発明によれば等測的に位相比較範
囲の中心部付近のループゲインを十分高める構成とする
ことにより、実用上入出力信号間の定常位相誤差が発生
しない。従って本発明の位相同期発振器では入力信号に
対する出力信号の位相を正確に定めることができる効果
がある。さらに本発明によれば、温度変動、電源変動、
経時変化等に対しても出力信号位相が変化しない位相同
期発振器が実現できる。
囲の中心部付近のループゲインを十分高める構成とする
ことにより、実用上入出力信号間の定常位相誤差が発生
しない。従って本発明の位相同期発振器では入力信号に
対する出力信号の位相を正確に定めることができる効果
がある。さらに本発明によれば、温度変動、電源変動、
経時変化等に対しても出力信号位相が変化しない位相同
期発振器が実現できる。
第１図は本発明の一実施例の位相同期発振器の構成を示
すブロック図、 第２図は第１図の位相同期発振器内の２つの位相比較回
路の位相比較特性及び両者を合成した位相比較特性を示
す特性図、 第３図は従来の位相同期発振器の構成を示すブロック図
、 第４図は第１図中の位相比較回路の位相比較特性図であ
る。 １０．１１ ・・・・・位相比較回路２０・・・・・
・・電圧加算回路 ３０・・・・・・・低域ろ波器 ４０・・・・・・・電圧制御発振器 ５０・・・・・・・移相回路 １００・・・・・・・入力端子 ２００・・・・・・・出力端子 代理人 弁理士 岩 佐 義 幸 第２図 第３図 第４図
すブロック図、 第２図は第１図の位相同期発振器内の２つの位相比較回
路の位相比較特性及び両者を合成した位相比較特性を示
す特性図、 第３図は従来の位相同期発振器の構成を示すブロック図
、 第４図は第１図中の位相比較回路の位相比較特性図であ
る。 １０．１１ ・・・・・位相比較回路２０・・・・・
・・電圧加算回路 ３０・・・・・・・低域ろ波器 ４０・・・・・・・電圧制御発振器 ５０・・・・・・・移相回路 １００・・・・・・・入力端子 ２００・・・・・・・出力端子 代理人 弁理士 岩 佐 義 幸 第２図 第３図 第４図
Claims (1)
- （１）制御電圧に応じて発振周波数が変化する電圧制御
発振器と、 入力信号と前記電圧制御発振器の出力信号の位相を比較
し、両信号の位相差に比例した電圧を発生する第１の位
相比較回路と、 入力信号を１／２周期分移相する移相回路と、この移相
回路の出力信号と前記電圧制御発振器の出力信号の位相
を比較し、両信号の位相差に比例した電圧を発生する第
２の位相比較回路と、前記第１の位相比較回路の出力電
圧と第２の位相比較回路の出力電圧を加算する電圧加算
回路と、この電圧加算回路の出力信号に含まれる高周波
成分を抑圧し、前記電圧制御発振器に制御電圧を与える
低域ろ波器とを有することを特徴とする位相同期発振器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322935A JPH0748659B2 (ja) | 1987-12-22 | 1987-12-22 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322935A JPH0748659B2 (ja) | 1987-12-22 | 1987-12-22 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01165226A true JPH01165226A (ja) | 1989-06-29 |
| JPH0748659B2 JPH0748659B2 (ja) | 1995-05-24 |
Family
ID=18149274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322935A Expired - Lifetime JPH0748659B2 (ja) | 1987-12-22 | 1987-12-22 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748659B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982239A (en) * | 1995-08-14 | 1999-11-09 | Hitachi, Ltd. | Phase locked loop circuit and a picture reproducing device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165436A (ja) * | 1986-01-17 | 1987-07-22 | Nec Corp | 位相比較器 |
-
1987
- 1987-12-22 JP JP62322935A patent/JPH0748659B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165436A (ja) * | 1986-01-17 | 1987-07-22 | Nec Corp | 位相比較器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982239A (en) * | 1995-08-14 | 1999-11-09 | Hitachi, Ltd. | Phase locked loop circuit and a picture reproducing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748659B2 (ja) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2993200B2 (ja) | 位相同期ループ | |
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| US5534822A (en) | Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop | |
| US6150855A (en) | Phase-locked loop and resulting frequency multiplier | |
| FI101437B (fi) | Jännitesäätöisen oskillaattorin ohjaus | |
| US6538516B2 (en) | System and method for synchronizing multiple phase-lock loops or other synchronizable oscillators without using a master clock signal | |
| JPH01165226A (ja) | 位相同期発振器 | |
| KR100245579B1 (ko) | 디지탈 pll회로 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JP2514955B2 (ja) | 位相同期回路 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JPS6059822A (ja) | 周波数変換回路 | |
| JPS6331314A (ja) | 位相同期回路 | |
| JP2577933B2 (ja) | フェーズ・ロックド・ループ | |
| JPS5938759Y2 (ja) | 位相同期回路 | |
| JPH0432330A (ja) | システムクロツク保護方式 | |
| JP2859037B2 (ja) | ２重ｐｌｌ回路 | |
| JPH10313245A (ja) | 位相制御ループを具える集積回路 | |
| JPS62109432A (ja) | 位相同期回路 | |
| JP2002164781A (ja) | 位相同期ループを用いた発振回路 | |
| JPS6360652A (ja) | 復調回路 | |
| JPS59117829A (ja) | 位相同期回路 | |
| JPH03283916A (ja) | 位相同期回路 | |
| KR20030033378A (ko) | 피엘엘 위상 고착 시스템 | |
| JPS6373717A (ja) | 位相同期発振器 |