JPS59117829A - 位相同期回路 - Google Patents

位相同期回路

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Publication number
JPS59117829A
JPS59117829A JP57232993A JP23299382A JPS59117829A JP S59117829 A JPS59117829 A JP S59117829A JP 57232993 A JP57232993 A JP 57232993A JP 23299382 A JP23299382 A JP 23299382A JP S59117829 A JPS59117829 A JP S59117829A
Authority
JP
Japan
Prior art keywords
output
converter
frequency
phase
vco
Prior art date
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Pending
Application number
JP57232993A
Other languages
English (en)
Inventor
Hideki Nakamura
中村 日出記
Junichi Hasegawa
淳一 長谷川
Katsuya Urata
浦田 克也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57232993A priority Critical patent/JPS59117829A/ja
Publication of JPS59117829A publication Critical patent/JPS59117829A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/14Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明は入力信号周波数に変動があったとき、引込み発
振のできる範囲を拡大した位相同期回路に関する。
(2)従来技術と問題点 従来、入力信号周波数に変動かあ?、たとき、引込み発
振のできるような構成の比較的簡易な発振回路として、
通称PLL回路という位相同期回路を使用することは公
知である。第1図はこのような位相同期回路の引込範囲
を拡大できる従来手段を示す構成図である。第1図にお
いて、位相比較器pcは入力信号f1の位相と、可変周
波数発振器■COの位相を比較する。出力はループフィ
ルタLFと演算回路LGを介して発振器VCOを再び制
御する。LOは低周波発振器であって、演算回路に印加
される。発振器VCOの自走周波数をf。
とし、横軸に周波数、縦軸に伝送損失をとって示す第2
図において、ループフィルタLPの中心周波数がfoで
あって、ループフィルタ特性をfOの両側に考えこの範
囲が通當のPLL回路同期範囲となる。入力信号が無線
機受信信号のように周波数変動があると、ループフィル
タLFの範囲を超え再同期ができないことがある。その
ため低周波発振器LOの出力を演算回路LGを介して発
振器VCOに印加し、PLL回路の中心周波数を左右に
振る。そしてf。より離れた例えばf2において入力信
号と同期させる。その位置においてPLL回路が動作を
始めたとき、低周波発振器LOの出力は不要となるため
、LOの発振を停止させるか、または接続を切る。しか
し新たな発振をしている周波数らが同期保持範囲を外れ
ているときは、−瞬同期しても保持できず直ぐ外れてし
まう。また、入力信号対雑音比C/Nが劣化した場合、
ループ利得の減少することから位相同期保持範囲がどう
しても減少する。
第3図は位相同期範囲を拡大する他の例を示している。
第3図では発振器VCOの出力の一部を自動周波数制御
回路AFCに印加し、発振器VCOを制御している。こ
の例においても同期時にはAFC回路の直流出力分が零
となり、同期保持範囲を外れている場合は保持できず、
外れるとAFC回路が再び動作して引込むというように
安定な引込み動作はできなかった。また入力信号対雑音
比C/Nが劣化するとループ利得が減少する欠点も第1
図と同様であった。
(3)発明の目的 本発明の目的は前述の欠点を改善し、引込み範囲を安定
に拡大できる位相同期回路を提供することにある。
(4)発明の構成 前述の目的を達成するための、本発明の構成は、入力信
号の位相と可変周波数発振器出力信号の位相とを比較し
、比較出力をループフィルタを介し可変周波数発振器に
印加することにより、入力信号に位相同期した信号を得
る位相同期回路において、前記位相同期回路出力の印加
されるクロックカウンタとその出力の印加されるD/A
変換器を具備し、該D/A変換器出力を前記可変周波数
発振器へ印加することである。
(5)発明の実施例 。
第4図は本発明の一実施例を示す構成図で、第1図と同
一符号は同様のものを示す。CLCはクロックカウンタ
で位相比較器PCと接続される。
D/Aはディジタル・アナログ変換器でクロックカウン
タCLCの出力が印加され、変換器出力は可変周波数発
振器VCOに印加される。クロックカウンタCLCは位
相比較器PCの出力についてその大きさに対応する大き
さの関数を発生させ例えば4段階(4ビツト)の変化範
囲とし、その関数の信号を発生させる。(第5図参照。
)そのため可変周波数発振器VCOの周波数がずれたと
き、クロックカウンタCLCの出力も変化し、変換器D
/Aの出力(D1〜D4)も変化する。そして■OCの
発振周波数がずれ、同期がとれることになる。
同期確立後はクロックカウンタCL Cへの入力がなく
なるが、変換器D/Aの出力は同期確立直前の電圧を保
持しているので、゛可変周波数発振器■COの発振周波
数を入力周波数と等しい値に安定に保持できる。
(6)発明の効果 このようにして本発明によると可変周波数発振器に対す
る同期保持用の入力電圧が保持されるため、位相同期回
路として動作が安定であり、且つループフィルタの中心
周波数より離れた位置まで同期が広範囲に維持できる。
従ってディジタル無線機における同期検波用搬送波再生
回路に使用して有効である。
【図面の簡単な説明】
第1図は従来の位相同期回路の構成図、第2図は第1図
の動作説明図、第3図は他の従来回路図、第4図は本発
明の一実施例の構成を示す図、第5図は第4図中のクロ
ックカウンタとD/A変換器の例を示す図である。 PC−位相比較器。 VCO・−可変周波数発振器。 LF−・−ループフィルタ、   LO−低周波発振器
。 LG−一一輪理演算回路。 A F C−自動周波数制御回路。 CLC−・−クロックカウンタ。 D / A−ディジタルアナログ変換器特許出願人  
富士通株式会社 代理人  弁理士  鈴木栄祐 PC 第1図 禰乙゛□1 C 第3図

Claims (1)

    【特許請求の範囲】
  1. 入力信号の位相と可変周波数発振器出力信号の位相とを
    比較し、比較出力をループフィルタを介し可変周波数発
    振器に印加することにより、入力信号に位相同期した信
    号を得る位相同期回路において、前記位相同期回路出力
    の印加されるクロ・ツクカウンタとその出力の印加され
    るD/A変換器を具備し、該D/A変換器出力を前記可
    変周波数発振器へ印加することを特徴とする位相同期回
    路。
JP57232993A 1982-12-24 1982-12-24 位相同期回路 Pending JPS59117829A (ja)

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JP57232993A JPS59117829A (ja) 1982-12-24 1982-12-24 位相同期回路

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JP57232993A JPS59117829A (ja) 1982-12-24 1982-12-24 位相同期回路

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JPS59117829A true JPS59117829A (ja) 1984-07-07

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