JPS59117829A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS59117829A JPS59117829A JP57232993A JP23299382A JPS59117829A JP S59117829 A JPS59117829 A JP S59117829A JP 57232993 A JP57232993 A JP 57232993A JP 23299382 A JP23299382 A JP 23299382A JP S59117829 A JPS59117829 A JP S59117829A
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 6
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- 238000005516 engineering process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は入力信号周波数に変動があったとき、引込み発
振のできる範囲を拡大した位相同期回路に関する。
振のできる範囲を拡大した位相同期回路に関する。
（２）従来技術と問題点
従来、入力信号周波数に変動かあ？、たとき、引込み発
振のできるような構成の比較的簡易な発振回路として、
通称ＰＬＬ回路という位相同期回路を使用することは公
知である。第１図はこのような位相同期回路の引込範囲
を拡大できる従来手段を示す構成図である。第１図にお
いて、位相比較器ｐｃは入力信号ｆ１の位相と、可変周
波数発振器■ＣＯの位相を比較する。出力はループフィ
ルタＬＦと演算回路ＬＧを介して発振器ＶＣＯを再び制
御する。ＬＯは低周波発振器であって、演算回路に印加
される。発振器ＶＣＯの自走周波数をｆ。
振のできるような構成の比較的簡易な発振回路として、
通称ＰＬＬ回路という位相同期回路を使用することは公
知である。第１図はこのような位相同期回路の引込範囲
を拡大できる従来手段を示す構成図である。第１図にお
いて、位相比較器ｐｃは入力信号ｆ１の位相と、可変周
波数発振器■ＣＯの位相を比較する。出力はループフィ
ルタＬＦと演算回路ＬＧを介して発振器ＶＣＯを再び制
御する。ＬＯは低周波発振器であって、演算回路に印加
される。発振器ＶＣＯの自走周波数をｆ。
とし、横軸に周波数、縦軸に伝送損失をとって示す第２
図において、ループフィルタＬＰの中心周波数がｆｏで
あって、ループフィルタ特性をｆＯの両側に考えこの範
囲が通當のＰＬＬ回路同期範囲となる。入力信号が無線
機受信信号のように周波数変動があると、ループフィル
タＬＦの範囲を超え再同期ができないことがある。その
ため低周波発振器ＬＯの出力を演算回路ＬＧを介して発
振器ＶＣＯに印加し、ＰＬＬ回路の中心周波数を左右に
振る。そしてｆ。より離れた例えばｆ２において入力信
号と同期させる。その位置においてＰＬＬ回路が動作を
始めたとき、低周波発振器ＬＯの出力は不要となるため
、ＬＯの発振を停止させるか、または接続を切る。しか
し新たな発振をしている周波数らが同期保持範囲を外れ
ているときは、−瞬同期しても保持できず直ぐ外れてし
まう。また、入力信号対雑音比Ｃ／Ｎが劣化した場合、
ループ利得の減少することから位相同期保持範囲がどう
しても減少する。
図において、ループフィルタＬＰの中心周波数がｆｏで
あって、ループフィルタ特性をｆＯの両側に考えこの範
囲が通當のＰＬＬ回路同期範囲となる。入力信号が無線
機受信信号のように周波数変動があると、ループフィル
タＬＦの範囲を超え再同期ができないことがある。その
ため低周波発振器ＬＯの出力を演算回路ＬＧを介して発
振器ＶＣＯに印加し、ＰＬＬ回路の中心周波数を左右に
振る。そしてｆ。より離れた例えばｆ２において入力信
号と同期させる。その位置においてＰＬＬ回路が動作を
始めたとき、低周波発振器ＬＯの出力は不要となるため
、ＬＯの発振を停止させるか、または接続を切る。しか
し新たな発振をしている周波数らが同期保持範囲を外れ
ているときは、−瞬同期しても保持できず直ぐ外れてし
まう。また、入力信号対雑音比Ｃ／Ｎが劣化した場合、
ループ利得の減少することから位相同期保持範囲がどう
しても減少する。
第３図は位相同期範囲を拡大する他の例を示している。
第３図では発振器ＶＣＯの出力の一部を自動周波数制御
回路ＡＦＣに印加し、発振器ＶＣＯを制御している。こ
の例においても同期時にはＡＦＣ回路の直流出力分が零
となり、同期保持範囲を外れている場合は保持できず、
外れるとＡＦＣ回路が再び動作して引込むというように
安定な引込み動作はできなかった。また入力信号対雑音
比Ｃ／Ｎが劣化するとループ利得が減少する欠点も第１
図と同様であった。
回路ＡＦＣに印加し、発振器ＶＣＯを制御している。こ
の例においても同期時にはＡＦＣ回路の直流出力分が零
となり、同期保持範囲を外れている場合は保持できず、
外れるとＡＦＣ回路が再び動作して引込むというように
安定な引込み動作はできなかった。また入力信号対雑音
比Ｃ／Ｎが劣化するとループ利得が減少する欠点も第１
図と同様であった。
（３）発明の目的
本発明の目的は前述の欠点を改善し、引込み範囲を安定
に拡大できる位相同期回路を提供することにある。
に拡大できる位相同期回路を提供することにある。
（４）発明の構成
前述の目的を達成するための、本発明の構成は、入力信
号の位相と可変周波数発振器出力信号の位相とを比較し
、比較出力をループフィルタを介し可変周波数発振器に
印加することにより、入力信号に位相同期した信号を得
る位相同期回路において、前記位相同期回路出力の印加
されるクロックカウンタとその出力の印加されるＤ／Ａ
変換器を具備し、該Ｄ／Ａ変換器出力を前記可変周波数
発振器へ印加することである。
号の位相と可変周波数発振器出力信号の位相とを比較し
、比較出力をループフィルタを介し可変周波数発振器に
印加することにより、入力信号に位相同期した信号を得
る位相同期回路において、前記位相同期回路出力の印加
されるクロックカウンタとその出力の印加されるＤ／Ａ
変換器を具備し、該Ｄ／Ａ変換器出力を前記可変周波数
発振器へ印加することである。
（５）発明の実施例 。
第４図は本発明の一実施例を示す構成図で、第１図と同
一符号は同様のものを示す。ＣＬＣはクロックカウンタ
で位相比較器ＰＣと接続される。
一符号は同様のものを示す。ＣＬＣはクロックカウンタ
で位相比較器ＰＣと接続される。
Ｄ／Ａはディジタル・アナログ変換器でクロックカウン
タＣＬＣの出力が印加され、変換器出力は可変周波数発
振器ＶＣＯに印加される。クロックカウンタＣＬＣは位
相比較器ＰＣの出力についてその大きさに対応する大き
さの関数を発生させ例えば４段階（４ビツト）の変化範
囲とし、その関数の信号を発生させる。（第５図参照。
タＣＬＣの出力が印加され、変換器出力は可変周波数発
振器ＶＣＯに印加される。クロックカウンタＣＬＣは位
相比較器ＰＣの出力についてその大きさに対応する大き
さの関数を発生させ例えば４段階（４ビツト）の変化範
囲とし、その関数の信号を発生させる。（第５図参照。
）そのため可変周波数発振器ＶＣＯの周波数がずれたと
き、クロックカウンタＣＬＣの出力も変化し、変換器Ｄ
／Ａの出力（Ｄ１〜Ｄ４）も変化する。そして■ＯＣの
発振周波数がずれ、同期がとれることになる。
き、クロックカウンタＣＬＣの出力も変化し、変換器Ｄ
／Ａの出力（Ｄ１〜Ｄ４）も変化する。そして■ＯＣの
発振周波数がずれ、同期がとれることになる。
同期確立後はクロックカウンタＣＬ Ｃへの入力がなく
なるが、変換器Ｄ／Ａの出力は同期確立直前の電圧を保
持しているので、゛可変周波数発振器■ＣＯの発振周波
数を入力周波数と等しい値に安定に保持できる。
なるが、変換器Ｄ／Ａの出力は同期確立直前の電圧を保
持しているので、゛可変周波数発振器■ＣＯの発振周波
数を入力周波数と等しい値に安定に保持できる。
（６）発明の効果
このようにして本発明によると可変周波数発振器に対す
る同期保持用の入力電圧が保持されるため、位相同期回
路として動作が安定であり、且つループフィルタの中心
周波数より離れた位置まで同期が広範囲に維持できる。
る同期保持用の入力電圧が保持されるため、位相同期回
路として動作が安定であり、且つループフィルタの中心
周波数より離れた位置まで同期が広範囲に維持できる。
従ってディジタル無線機における同期検波用搬送波再生
回路に使用して有効である。
回路に使用して有効である。
第１図は従来の位相同期回路の構成図、第２図は第１図
の動作説明図、第３図は他の従来回路図、第４図は本発
明の一実施例の構成を示す図、第５図は第４図中のクロ
ックカウンタとＤ／Ａ変換器の例を示す図である。 ＰＣ−位相比較器。 ＶＣＯ・−可変周波数発振器。 ＬＦ−・−ループフィルタ、 ＬＯ−低周波発振器
。 ＬＧ−一一輪理演算回路。 Ａ Ｆ Ｃ−自動周波数制御回路。 ＣＬＣ−・−クロックカウンタ。 Ｄ ／ Ａ−ディジタルアナログ変換器特許出願人
富士通株式会社 代理人 弁理士 鈴木栄祐 ＰＣ 第１図 禰乙゛□１ Ｃ 第３図
の動作説明図、第３図は他の従来回路図、第４図は本発
明の一実施例の構成を示す図、第５図は第４図中のクロ
ックカウンタとＤ／Ａ変換器の例を示す図である。 ＰＣ−位相比較器。 ＶＣＯ・−可変周波数発振器。 ＬＦ−・−ループフィルタ、 ＬＯ−低周波発振器
。 ＬＧ−一一輪理演算回路。 Ａ Ｆ Ｃ−自動周波数制御回路。 ＣＬＣ−・−クロックカウンタ。 Ｄ ／ Ａ−ディジタルアナログ変換器特許出願人
富士通株式会社 代理人 弁理士 鈴木栄祐 ＰＣ 第１図 禰乙゛□１ Ｃ 第３図
Claims (1)
- 入力信号の位相と可変周波数発振器出力信号の位相とを
比較し、比較出力をループフィルタを介し可変周波数発
振器に印加することにより、入力信号に位相同期した信
号を得る位相同期回路において、前記位相同期回路出力
の印加されるクロ・ツクカウンタとその出力の印加され
るＤ／Ａ変換器を具備し、該Ｄ／Ａ変換器出力を前記可
変周波数発振器へ印加することを特徴とする位相同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232993A JPS59117829A (ja) | 1982-12-24 | 1982-12-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232993A JPS59117829A (ja) | 1982-12-24 | 1982-12-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117829A true JPS59117829A (ja) | 1984-07-07 |
Family
ID=16948112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232993A Pending JPS59117829A (ja) | 1982-12-24 | 1982-12-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117829A (ja) |
-
1982
- 1982-12-24 JP JP57232993A patent/JPS59117829A/ja active Pending
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