JPS60189326A - 位相同期回路 - Google Patents

位相同期回路

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Publication number
JPS60189326A
JPS60189326A JP59046205A JP4620584A JPS60189326A JP S60189326 A JPS60189326 A JP S60189326A JP 59046205 A JP59046205 A JP 59046205A JP 4620584 A JP4620584 A JP 4620584A JP S60189326 A JPS60189326 A JP S60189326A
Authority
JP
Japan
Prior art keywords
phase
frequency
output
thetar
thetav
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59046205A
Other languages
English (en)
Inventor
Tadashi Iwata
忠 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59046205A priority Critical patent/JPS60189326A/ja
Publication of JPS60189326A publication Critical patent/JPS60189326A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は位相同期回路の同期引込み時間の短縮化に関
するものである。
〔従来の技術〕
第1図に従来の位相同期回路の構成例を示す。
第1図において、illは基準発振器、(2)はその分
周器、(3)は電圧制御発振器、(4)はその分周器、
(51はそれぞれの分周器(21+41の位相比較器で
、その出力は電圧制御発振器(3)に接続されている。
次に動作について説明する。基準発振器fi+の出力位
相をθr(t)とすれば、分周器(2)の出力は分局比
をmとする時or(tl/mとなる。一方、電圧制御発
振器(3)の出力位相をθv (t)とすれば、分周比
nの分周器141の出力けθv(t)/nとなる。位相
比較器(51の同期引込み特性を第2図に示されるよう
なものとするとき、θr(t)7m−θv(t)/nが
正ならば、その位相比較出力電圧が正に増加し、この時
電圧制御発振器(3)の周波数が高くなるようにしてお
けば、θv(t)の位相がより速く増加するので、θr
(t)7m−θv(t)/nの差が小さくなり、結局位
相同期した状態が得られる。
しかし、従来の位相同期回路では位相差が±π以上はな
れれば位相比較器(51の出力が変化せずループ利得≠
50となって、この間応答速度が0となり、結果として
引込み時間が長くなるという欠点がある。
〔発明の1&安〕 この発F3Aは上記のような従来の欠点を除去するため
になされたもので、分局器を強制的にリセットする事に
よって引込み時間の短縮を汀かるものである。
〔発明の実施例〕
本発明の実施例を第3図に示す。第3図において、対応
する符号は第1図のものと同一であるので省略する。(
6)は位相けずれ検出回路で、この出力は分周器+2+
+4+のリセット端子に接続されている。
次VC!1117作について説明する。従来と対応する
部分の動作は従来のものと全く同じなので省略する。
位相けずれ検出回路(6)がθr/m−θv/nの値が
±π以上げなれている事を検出すれば、分周器121t
rlをリセットする。この時点でθr/m−θw/n−
0となり、位相比較器(51け分配を持った部分で動作
する。従って正しく負帰還がかかつて同期が得らねる。
実際の回路でけ同期ずねの検出に若干の時間を費するの
で、その分、時間がかかるが、ループ利得Oで引込みを
待つのに比して短時間で引込みがかかる。
〔発明の効果〕
以上のようにこの発#lは、位相同期はすね、を検知し
、強面1的に位相を合わせる回路を備えたので、同期引
込みに賛する時間を極めて短時間にできる効果がある。
【図面の簡単な説明】
第1図は従来の位相同期回路を示すブロック回路図、第
2図は位相比較器の動作特性図、第3図はこの発明の一
実施例による位相同期回l@を示すブロック回路図であ
る。 図中、filは基準発振器、(2)はm分周器、(3)
は電圧制御発振器、(4)はn分周器、(5)は位相比
較器、(6)に同期けずれ検出器である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄

Claims (1)

    【特許請求の範囲】
  1. 基準発振器の発振出力をm分周する第lの分周器、電圧
    制御発振器の発振出力をn分周する第2の分周器、上記
    第1および第2の分周器出力の位相を比較し、その位相
    差に応じて上記電圧制御発振器の出力位相(周波数)を
    制御する位相比較器、この位相比較器における位相差が
    所定値以上に達した時、上記第1および第2の分周器を
    リセットさせる位相けずれ検出口INIを備えたことを
    特徴とする位相同期回路。
JP59046205A 1984-03-08 1984-03-08 位相同期回路 Pending JPS60189326A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
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