JPH06343043A - フェーズ・ロックド・ループ装置 - Google Patents
フェーズ・ロックド・ループ装置Info
- Publication number
- JPH06343043A JPH06343043A JP5130334A JP13033493A JPH06343043A JP H06343043 A JPH06343043 A JP H06343043A JP 5130334 A JP5130334 A JP 5130334A JP 13033493 A JP13033493 A JP 13033493A JP H06343043 A JPH06343043 A JP H06343043A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- reference signal
- pll
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ動作を素早くすることのできるＰＬＬ
装置を提供する。 【構成】 ＶＣＯ１０１、１／Ｎの分周カウンタ１０
２、２つの信号の位相を比較する位相比較器１０３、ル
ープフィルタ１０４と、設定した保護範囲を超えたとこ
ろで基準信号１０８の立ち上りがあれば、基準信号１０
８合わせて出力信号１０７の位相を強制的にリセットす
るリセット装置１０５より構成され、基準信号１０８と
の位相を素早く同期させることができ、同期するまでの
時間は基準信号と出力信号の位相差に依存しない優れた
ＰＬＬ装置が実現する。
装置を提供する。 【構成】 ＶＣＯ１０１、１／Ｎの分周カウンタ１０
２、２つの信号の位相を比較する位相比較器１０３、ル
ープフィルタ１０４と、設定した保護範囲を超えたとこ
ろで基準信号１０８の立ち上りがあれば、基準信号１０
８合わせて出力信号１０７の位相を強制的にリセットす
るリセット装置１０５より構成され、基準信号１０８と
の位相を素早く同期させることができ、同期するまでの
時間は基準信号と出力信号の位相差に依存しない優れた
ＰＬＬ装置が実現する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器（以
降、ＶＣＯと称す）の出力信号と基準信号との位相を同
期させるフェーズ・ロックド・ループ（以降、ＰＬＬと
称す）装置に関するものである。
降、ＶＣＯと称す）の出力信号と基準信号との位相を同
期させるフェーズ・ロックド・ループ（以降、ＰＬＬと
称す）装置に関するものである。
【０００２】
【従来の技術】従来より、基準信号に同期したＶＣＯの
出力信号を得るためにＰＬＬ装置が用いられている。以
下に従来のＰＬＬ装置について図面を参照しながら説明
する。
出力信号を得るためにＰＬＬ装置が用いられている。以
下に従来のＰＬＬ装置について図面を参照しながら説明
する。
【０００３】図４は従来のＰＬＬ装置の構成を示す。図
４において、４０１はＶＣＯである。４０２は１／Ｎの
分周カウンタ（Ｎは自然数）である。４０３は２つの信
号の位相を比較する位相比較器である。４０４はループ
フィルタである。また同図中、４０５は発振信号、４０
６は出力信号、４０７は基準信号、４０８は検出信号、
４０９は制御電圧を示す。
４において、４０１はＶＣＯである。４０２は１／Ｎの
分周カウンタ（Ｎは自然数）である。４０３は２つの信
号の位相を比較する位相比較器である。４０４はループ
フィルタである。また同図中、４０５は発振信号、４０
６は出力信号、４０７は基準信号、４０８は検出信号、
４０９は制御電圧を示す。
【０００４】以上のように構成された従来のＰＬＬ装置
について、以下その動作について説明する。
について、以下その動作について説明する。
【０００５】まず、ＶＣＯ４０１の発振信号４０５は基
準信号４０７に比べて周波数が高いものとして、前記発
振信号４０５を分周カウンタ４０２で１／Ｎに分周して
基準信号４０７の周波数に近い出力信号４０６を得る。
次に、位相比較器４０３で基準信号４０７と出力信号４
０６との位相を比較し、位相差に相当する検出信号４０
８を得る。前記検出信号４０８はループフィルタ４０４
を通り、制御電圧４０９を得る。前記制御電圧４０９
は、出力信号４０６と基準信号４０７との位相差が小さ
くなるようにＶＣＯ４０１の発振信号４０５を制御す
る。
準信号４０７に比べて周波数が高いものとして、前記発
振信号４０５を分周カウンタ４０２で１／Ｎに分周して
基準信号４０７の周波数に近い出力信号４０６を得る。
次に、位相比較器４０３で基準信号４０７と出力信号４
０６との位相を比較し、位相差に相当する検出信号４０
８を得る。前記検出信号４０８はループフィルタ４０４
を通り、制御電圧４０９を得る。前記制御電圧４０９
は、出力信号４０６と基準信号４０７との位相差が小さ
くなるようにＶＣＯ４０１の発振信号４０５を制御す
る。
【０００６】以上のようにループ動作を繰り返すことに
より、出力信号４０６と基準信号４０７との位相を同期
させる。その結果、発振信号４０５は基準信号４０７に
同期したＮ倍の周波数となる。
より、出力信号４０６と基準信号４０７との位相を同期
させる。その結果、発振信号４０５は基準信号４０７に
同期したＮ倍の周波数となる。
【０００７】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、基準信号４０７は外部より入力される信号
なので、出力信号４０６と基準信号４０７との位相差が
大きければ、出力信号４０６と基準信号４０７の位相が
同期するまでに時間がかかるという課題があった。
の構成では、基準信号４０７は外部より入力される信号
なので、出力信号４０６と基準信号４０７との位相差が
大きければ、出力信号４０６と基準信号４０７の位相が
同期するまでに時間がかかるという課題があった。
【０００８】本発明は前記従来の課題を解決するもの
で、出力信号と基準信号との位相が同期するまでの時間
は両信号の位相差に依存せず、ＰＬＬ動作を素早くする
ことのできるリセット装置を有するＰＬＬ装置を提供す
ることを目的とする。
で、出力信号と基準信号との位相が同期するまでの時間
は両信号の位相差に依存せず、ＰＬＬ動作を素早くする
ことのできるリセット装置を有するＰＬＬ装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明のＰＬＬ装置は以下のような構成を有し
ている。すなわち、電圧制御発振器と、前記電圧制御発
振器からの発振信号を分周する分周カウンタと、基準信
号の立ち上りと前記分周カウンタからの出力信号の立ち
上りの位相差を検出し、検出信号を出力する位相比較器
と、前記位相比較器からの検出信号が入力し制御電圧を
出力するループフィルタと、分周カウンタの出力信号の
立ち上りを基準として設定された保護範囲信号と前記基
準信号と前記発振信号とが入力し基準信号の立ち上りを
検出する基準パルスを得て前記基準パルスと前記保護範
囲信号よりリセット信号を得て前記分周カウンタと位相
比較器とをリセットするリセット装置とを備えたことを
特徴とする。
るために本発明のＰＬＬ装置は以下のような構成を有し
ている。すなわち、電圧制御発振器と、前記電圧制御発
振器からの発振信号を分周する分周カウンタと、基準信
号の立ち上りと前記分周カウンタからの出力信号の立ち
上りの位相差を検出し、検出信号を出力する位相比較器
と、前記位相比較器からの検出信号が入力し制御電圧を
出力するループフィルタと、分周カウンタの出力信号の
立ち上りを基準として設定された保護範囲信号と前記基
準信号と前記発振信号とが入力し基準信号の立ち上りを
検出する基準パルスを得て前記基準パルスと前記保護範
囲信号よりリセット信号を得て前記分周カウンタと位相
比較器とをリセットするリセット装置とを備えたことを
特徴とする。
【００１０】
【作用】前記構成によって、基準信号と出力信号との位
相差が設定した保護範囲を越えていれば、リセット装置
が動作して出力信号の位相と位相比較器の検出信号とを
リセットし、強制的に基準信号と出力信号との位相を同
期させることができる。
相差が設定した保護範囲を越えていれば、リセット装置
が動作して出力信号の位相と位相比較器の検出信号とを
リセットし、強制的に基準信号と出力信号との位相を同
期させることができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の一実施例に係るＰＬＬ装置
の構成図である。図１において、１０１はＶＣＯであ
る。１０２は１／Ｎの分周カウンタである（Ｎは自然
数）。１０３は２つの信号の位相を比較する位相比較器
である。１０４はループフィルタである。１０５はリセ
ット装置である。また同図中、１０６は発振信号、１０
７は出力信号、１０８は基準信号、１０９は検出信号、
１１０は制御電圧、１１１は保護範囲信号、１１２はリ
セット信号である。前記リセット装置１０５は、発振信
号１０６と基準信号１０８と保護範囲信号１１１を入力
して、分周カウンタ１０２と位相比較器１０３とにリセ
ット信号１１２を出力する。
の構成図である。図１において、１０１はＶＣＯであ
る。１０２は１／Ｎの分周カウンタである（Ｎは自然
数）。１０３は２つの信号の位相を比較する位相比較器
である。１０４はループフィルタである。１０５はリセ
ット装置である。また同図中、１０６は発振信号、１０
７は出力信号、１０８は基準信号、１０９は検出信号、
１１０は制御電圧、１１１は保護範囲信号、１１２はリ
セット信号である。前記リセット装置１０５は、発振信
号１０６と基準信号１０８と保護範囲信号１１１を入力
して、分周カウンタ１０２と位相比較器１０３とにリセ
ット信号１１２を出力する。
【００１３】以上のように構成された本実施例に係るＰ
ＬＬ装置について、以下その動作について図１、図２お
よび図３を参照しながら説明する。図２は発振信号１０
６、出力信号１０７、保護範囲信号１１１のタイムチャ
ートである。また図３はリセット装置１０５の構成を示
した回路図である。
ＬＬ装置について、以下その動作について図１、図２お
よび図３を参照しながら説明する。図２は発振信号１０
６、出力信号１０７、保護範囲信号１１１のタイムチャ
ートである。また図３はリセット装置１０５の構成を示
した回路図である。
【００１４】まず、ＶＣＯ１０１の発振信号１０６は基
準信号１０８に比べて周波数が高く、例として基準信号
１０８の９１０倍の周波数である、という条件を満たさ
なければならないものとする。そこで発振信号１０６を
１／Ｎ分周カウンタ１０２で１／９１０分周（Ｎ＝９１
０）し、出力信号１０７を得る。次に位相比較器１０３
で基準信号１０８の立ち上りと出力信号１０７の立ち上
りの位相差を検出し、その検出信号１０９を、ループフ
ィルタ１０４に通して制御電圧１１０を得る。制御電圧
１１０は、出力信号１０７と基準信号１０８の位相差が
少なくなるようにＶＣＯ１０１の発振信号１０６を制御
する。
準信号１０８に比べて周波数が高く、例として基準信号
１０８の９１０倍の周波数である、という条件を満たさ
なければならないものとする。そこで発振信号１０６を
１／Ｎ分周カウンタ１０２で１／９１０分周（Ｎ＝９１
０）し、出力信号１０７を得る。次に位相比較器１０３
で基準信号１０８の立ち上りと出力信号１０７の立ち上
りの位相差を検出し、その検出信号１０９を、ループフ
ィルタ１０４に通して制御電圧１１０を得る。制御電圧
１１０は、出力信号１０７と基準信号１０８の位相差が
少なくなるようにＶＣＯ１０１の発振信号１０６を制御
する。
【００１５】以上が本実施例に係るＰＬＬ装置の動作を
示すものである。この動作に加えて図２に示すように、
分周カウンタ１０２の出力信号１０７の立ち上りを基準
とした前後５カウントの幅が’Ｌ’になるように設定し
た保護範囲信号１１１、基準信号１０８、発振信号１０
６を、図３に示すようにリセット装置１０５に入力す
る。リセット装置１０５は、発振信号１０６をクロック
入力とするＤフリップフロップに基準信号１０８を通し
て、そのＮＱ出力と基準信号１０８とのＡＮＤゲートの
出力をとって基準信号１０８の立ち上りを検出する基準
パルスを得る。そして基準パルスと保護範囲信号１１１
のＡＮＤゲートの出力をとってリセット信号１１２を得
る。設定した保護範囲を超えたところで基準信号１０８
の立ち上りがあれば、リセット信号１１２が“Ｈ”にな
り、分周カウンタ１０２と位相比較器１０３を強制的に
リセットする。
示すものである。この動作に加えて図２に示すように、
分周カウンタ１０２の出力信号１０７の立ち上りを基準
とした前後５カウントの幅が’Ｌ’になるように設定し
た保護範囲信号１１１、基準信号１０８、発振信号１０
６を、図３に示すようにリセット装置１０５に入力す
る。リセット装置１０５は、発振信号１０６をクロック
入力とするＤフリップフロップに基準信号１０８を通し
て、そのＮＱ出力と基準信号１０８とのＡＮＤゲートの
出力をとって基準信号１０８の立ち上りを検出する基準
パルスを得る。そして基準パルスと保護範囲信号１１１
のＡＮＤゲートの出力をとってリセット信号１１２を得
る。設定した保護範囲を超えたところで基準信号１０８
の立ち上りがあれば、リセット信号１１２が“Ｈ”にな
り、分周カウンタ１０２と位相比較器１０３を強制的に
リセットする。
【００１６】以上のように本実施例によれば、分周カウ
ンタ１０２と位相比較器１０３を強制的にリセットする
ことにより、出力信号１０７と基準信号１０８との位相
を素早く同期させることができ、その同期する迄の時間
は両信号の位相差に依存しない。
ンタ１０２と位相比較器１０３を強制的にリセットする
ことにより、出力信号１０７と基準信号１０８との位相
を素早く同期させることができ、その同期する迄の時間
は両信号の位相差に依存しない。
【００１７】
【発明の効果】本発明はＰＬＬ装置にリセット装置を設
けることにより、従来のＰＬＬ装置より素早く位相を同
期させることができ、その同期するまでの時間は基準信
号と出力信号の位相差に依存しない、優れたＰＬＬ装置
を実現できるものである。
けることにより、従来のＰＬＬ装置より素早く位相を同
期させることができ、その同期するまでの時間は基準信
号と出力信号の位相差に依存しない、優れたＰＬＬ装置
を実現できるものである。
【図１】本発明の一実施例に係るＰＬＬ装置の構成図
【図２】本発明の一実施例に係るＰＬＬ装置のタイムチ
ャート図
ャート図
【図３】本発明の一実施例に係るＰＬＬ装置のリセット
装置の回路図
装置の回路図
【図４】従来のＰＬＬ装置の構成図
１０１ 電圧制御発振器（ＶＣＯ） １０２ 分周カウンタ １０３ 位相比較器 １０４ ループフィルタ １０５ リセット装置 １０６ 発振信号 １０７ 出力信号 １０８ 基準信号 １０９ 検出信号 １１０ 制御電圧 １１１ 保護範囲信号 １１２ リセット信号 ４０１ 電圧制御発振器（ＶＣＯ） ４０２ 分周カウンタ ４０３ 位相比較器 ４０４ ループフィルタ ４０５ 発振信号 ４０６ 出力信号 ４０７ 基準信号 ４０８ 検出信号 ４０９ 制御電圧
Claims (1)
- 【請求項１】電圧制御発振器と、前記電圧制御発振器か
らの発振信号を分周する分周カウンタと、基準信号の立
ち上りと前記分周カウンタからの出力信号の立ち上りの
位相差を検出し、検出信号を出力する位相比較器と、前
記位相比較器からの検出信号が入力し制御電圧を出力す
るループフィルタと、分周カウンタの出力信号の立ち上
りを基準として設定された保護範囲信号と前記基準信号
と前記発振信号とが入力し基準信号の立ち上りを検出す
る基準パルスを得て前記基準パルスと前記保護範囲信号
よりリセット信号を得て前記分周カウンタと位相比較器
とをリセットするリセット装置とを備えたことを特徴と
するフェーズ・ロックド・ループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130334A JPH06343043A (ja) | 1993-06-01 | 1993-06-01 | フェーズ・ロックド・ループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130334A JPH06343043A (ja) | 1993-06-01 | 1993-06-01 | フェーズ・ロックド・ループ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06343043A true JPH06343043A (ja) | 1994-12-13 |
Family
ID=15031886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130334A Pending JPH06343043A (ja) | 1993-06-01 | 1993-06-01 | フェーズ・ロックド・ループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06343043A (ja) |
-
1993
- 1993-06-01 JP JP5130334A patent/JPH06343043A/ja active Pending
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